特許
J-GLOBAL ID：200903003926832322

半導体記憶装置

発明者：
藪内 誠

藪内 誠 について

, 
新居 浩二

新居 浩二 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (7件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行 ,  荒川 伸夫
公報種別：公開公報
出願番号（国際出願番号）：特願2007-125798
公開番号（公開出願番号）：特開2008-065968
出願日： 2007年05月10日
公開日（公表日）： 2008年03月21日
要約：
【課題】広い温度範囲にわたって、低電源電圧下においても、正確にメモリセルの書込電流を読出特性の劣化を抑制しつつ改善する。【解決手段】ワード線ドライバの電源ノードに、電源電圧(VDDR)を降圧するドライバ電源回路(10)を設ける。このドライバ電源回路10は、N+ドープトポリシリコンの非シリサイド抵抗素子(20)と、ドライバ電源ノード(11)の電圧レベルを低下させるプルダウン回路とを含む。このプルダウン回路は、ドライバ電源ノードの電圧レベルをプルダウンするメモリセルトランジスタと同じしきい値特性を有するプルダウントランジスタ(21)と、このプルダウントランジスタ21のゲート電圧を少なくとも調整するゲート制御回路(30)を含む。このゲート制御回路は、メモリセルトランジスタのしきい値電圧変動に連動してそのプルダウントランジスタのゲート電位を補正する。【選択図】図17
請求項（抜粋）：
行列状に配列される複数のスタティック型メモリセル、 各前記メモリセル行に対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、 各前記ワード線に対応して配置され、各々がアドレス指定されたワード線を選択状態へ駆動する複数のワード線ドライバ、および 主電源ノードの電圧を降圧して前記ワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路を備え、 前記ドライバ電源回路は、前記主電源ノードと前記ドライバ電源ノードとの間に接続される抵抗素子と、前記ドライバ電源ノードの電圧をプルダウンするプルダウン回路とを含む、半導体記憶装置。
IPC (1件)：
G11C 11/413
FI (1件)：
G11C11/34 301A
Fターム (11件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ02 ,  5B015JJ24 ,  5B015KA04 ,  5B015KA23 ,  5B015KB62 ,  5B015KB65 ,  5B015KB73 ,  5B015QQ02 ,  5B015QQ10
引用特許：
出願人引用 (1件) 審査官引用 (3件)
  • 半導体記憶回路
    公報種別：公開公報   出願番号：特願平4-080193   出願人：日本電気株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-156795   出願人：三菱電機株式会社
  • ワード線駆動電源回路
    公報種別：公開公報   出願番号：特願平11-144604   出願人：日本電気株式会社

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