特許
J-GLOBAL ID：200903004507167269

半導体記憶装置

発明者：
河野 隆司

河野 隆司 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-034857
公開番号（公開出願番号）：特開2002-237188
出願日： 2001年02月13日
公開日（公表日）： 2002年08月23日
要約：
【要約】【課題】 セットアップ時間やホールド時間の特性が改善された半導体記憶装置を提供する。【解決手段】 周辺回路およびパッドが配置される中央領域を取り囲むようにメモリアレイが配置される構成を有する場合、アドレスA0〜A12,BA1,BA0を受けるパッドは2列に分割配置することが容易になる。各列から等しい距離にアドレスラッチ回路138を配置することによりセットアップ時間やホールド時間の特性を改善することができる。
請求項（抜粋）：
半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、前記メモリ領域内の中央領域に各々が集合して配置され、外部から与えられるアドレス信号のビットを分担して受ける複数の端子群と、前記中央領域に配置され、外部から与えられるクロック信号を受けるクロック端子と、前記中央領域内において、前記複数の端子群から実質的に等しい距離となる位置に配置され、前記アドレス信号を前記クロック信号に応じてラッチするアドレスラッチ回路と、前記メモリ領域内において前記中央領域を取り囲む周囲領域に配置され、前記アドレスラッチ回路の出力に応じてデータ授受を行なう複数のメモリブロックとを備える、半導体記憶装置。
IPC (5件)：
G11C 11/408 ,  G11C 11/407 ,  G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242
FI (5件)：
G11C 11/34 354 B ,  G11C 11/34 362 S ,  G11C 11/34 362 H ,  G11C 11/34 371 K ,  H01L 27/10 681 E
Fターム (10件)：
5B024AA04 ,  5B024AA15 ,  5B024BA17 ,  5B024BA29 ,  5B024CA16 ,  5B024CA21 ,  5F083LA04 ,  5F083LA05 ,  5F083LA06 ,  5F083ZA29
引用特許：
審査官引用 (6件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平4-172043   出願人：株式会社日立製作所, アキタ電子株式会社
  • 同期型半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-176591   出願人：三菱電機株式会社
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平8-119095   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
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