特許
J-GLOBAL ID：200903004538032310

配線の形成方法及び半導体装置の製造方法

発明者：
山上 朗

山上 朗 について

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大塚 敏志

大塚 敏志 について

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細田 勉

細田 勉 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-341076
公開番号（公開出願番号）：特開2001-160590
出願日： 1999年11月30日
公開日（公表日）： 2001年06月12日
要約：
【要約】【課題】 ダマシン法にメッキ法を適用して短時間の製造プロセスで低抵抗の多層配線を形成するに際して、形成過程における歩留まり及び実使用中での信頼性を大幅に改善する。【解決手段】 配線溝19にメッキCu膜22を充填してなる配線23上に、ビア孔30を介して当該ビア孔30及び配線溝33にメッキCu膜35を充填してなる配線36を形成するに際して、配線23,36の材料膜となるメッキCu膜22,35を形成した直後に低温アニール処理を施すとともに、CMPにより配線23,36を形成した後のH2 プラズマ処理及びそれに引き続く層間絶縁膜25,38を含む諸工程の処理温度を所定の低温度以下に制御する。
請求項（抜粋）：
半導体基板の上層に形成された第1の絶縁膜に所定の配線溝を形成する工程と、前記配線溝を埋め込むように金属膜をメッキ形成する工程と、前記金属膜を研磨し、前記配線溝内のみを充填するように前記金属膜を残して配線を形成する工程と、少なくとも前記配線上に第2の絶縁膜を形成する工程とを含み、前記金属膜の形成直後に当該金属膜に所定温度の熱処理を施すとともに、前記第2の絶縁膜の形成温度を含む前記配線形成後の諸工程の処理温度を所定の低温度以下に制御することを特徴とする配線の形成方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/3205
FI (2件)：
H01L 21/90 P ,  H01L 21/88 K
Fターム (32件)：
5F033HH11 ,  5F033HH32 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK11 ,  5F033KK32 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ92 ,  5F033QQ98 ,  5F033RR06 ,  5F033RR11 ,  5F033TT02 ,  5F033VV16 ,  5F033WW03 ,  5F033XX02 ,  5F033XX06
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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