エッチング方法および半導体装置の製造方法

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：船橋國則
公報種別：公開公報
出願番号（国際出願番号）：特願2000-290274
公開番号（公開出願番号）：特開2002-100612
出願日： 2000年09月25日
公開日（公表日）： 2002年04月05日
要約：

【要約】【課題】サイドウォール幅の粗密依存性が小さく、所望の形状のサイドウォールを得ることができるエッチバック条件を見出して、ロジック回路のトランジスタ特性を向上させて、DRAM混載ロジックの性能、品質の向上を図る。【解決手段】メモリ回路(DRAMメモリ回路)2とロジック回路3を1チップに混載する半導体装置の製造方法であって、ロジック回路3におけるトランジスタのゲート電極22にシリコン窒化膜31を被覆形成した後、シリコン窒化膜31をエッチバックして、ゲート電極22の側面にシリコン窒化膜31からなるサイドウォール25を形成する際に、エッチバックは、トリフルオロメタンおよび一酸化炭素および酸素からなる混合ガスを用いて、該混合ガスの流量と一酸化炭素の流量との比を100:30以上100:70以下に維持しながら、その混合ガスから生成したプラズマにより行う。

請求項（抜粋）：

パターンを被覆するシリコン窒化膜をエッチバックして前記パターン側壁に前記シリコン窒化膜からなるサイドウォールを形成する工程を備え、前記エッチバックは、トリフルオロメタンおよび一酸化炭素および酸素からなる混合ガスを用いて、かつ混合ガスの流量と一酸化炭素の流量との比を、100:30以上100:70以下に維持しながら、前記混合ガスから生成したプラズマにより行うことを特徴とするエッチング方法。

IPC (4件)：

H01L 21/3065 , H01L 27/10 461 , H01L 27/108 , H01L 21/8242

FI (3件)：

H01L 27/10 461 , H01L 21/302 J , H01L 27/10 671

Fターム (20件)：

5F004BA04 , 5F004DA00 , 5F004DA16 , 5F004DA26 , 5F004DA30 , 5F004DB07 , 5F004EA12 , 5F004EB02 , 5F083AD00 , 5F083GA02 , 5F083JA39 , 5F083JA53 , 5F083MA02 , 5F083MA03 , 5F083MA04 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR03 , 5F083ZA12

引用特許：

審査官引用 (4件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平9-357533 出願人：株式会社東芝
エッチング方法
公報種別：公開公報出願番号：特願平9-355353 出願人：三菱電機株式会社, 菱電セミコンダクタシステムエンジニアリング株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平8-246290 出願人：株式会社東芝

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