CMOSデバイスおよびその製造方法

発明者： , , , , ,
出願人/特許権者：
代理人 (1件)：坂口博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-109064
公開番号（公開出願番号）：特開2003-332462
出願日： 2003年04月14日
公開日（公表日）： 2003年11月21日
要約：

【要約】【課題】ミッドギャップ仕事関数金属ゲートを備える高性能(表面チャネル)CMOSデバイスを提供する。【解決手段】ミッドギャップ金属ゲートを備えるCMOSデバイスによって要求される、PFET領域のしきい値電圧Vt 調節/低下,多量のVt 低減(〜500mV)のためにエピタキシャル層を用いる。本発明は、その場Bドープ・エピタキシャル層またはBおよびC共ドープ・エピタキシャル層を用いるカウンタ・ドーピングを提供する。ここで、C共ドーピングは、(後続のアクティベーション熱サイクルの際にも)Bの拡散を弱める追加の自由度を与えて浅いBプロファイルを保持し、これは、良好な短チャネル効果を保持しながらミッドギャップ金属ゲートを備える表面チャネルCMOSデバイスを与えるために重要である。

請求項（抜粋）：

ミッドギャップ仕事関数金属ゲートを備えるCMOSデバイスであって、浅いトレンチ分離領域によって隔てられたシリコン基板上のNFET領域およびPFET領域と、前記PFET領域の上に成長され、前記PFET領域のしきい値電圧Vt を低下させるために使用されるPドープ・エピタキシャル層とを含むCMOSデバイス。

IPC (4件)：

H01L 21/8238 , H01L 27/092 , H01L 29/423 , H01L 29/49

FI (2件)：

H01L 27/08 321 C , H01L 29/58 G

Fターム (20件)：

4M104AA01 , 4M104BB18 , 4M104CC05 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 5F048AA07 , 5F048AC03 , 5F048BA01 , 5F048BA04 , 5F048BB04 , 5F048BB09 , 5F048BB14 , 5F048BB18 , 5F048BC06 , 5F048BD01 , 5F048BD04 , 5F048BD09 , 5F048BG13 , 5F048DA25

引用特許：

審査官引用 (6件)

相補型半導体装置の製造方法
公報種別：公開公報出願番号：特願平4-071869 出願人：日本電気株式会社
特開平2-026075
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平10-200683 出願人：日本電気株式会社

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