メモリ装置のディジタル遅延同期回路

発明者：
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平9-349492
公開番号（公開出願番号）：特開平10-254580
出願日： 1997年12月18日
公開日（公表日）： 1998年09月25日
要約：

【要約】【課題】同期型メモリの低電力化を図れるディジタル遅延回路を提供する。【解決手段】外部クロックから第1クロックPCLK-Mを遅延出力する遅延バッファと、第1クロックを遅延させるメイン遅延器MDC及びその出力を遅延させて遅延クロックD1〜nを出力する単位遅延器FUD1〜nからなる第1同期遅延ラインと、第1クロックを遅延させて遅延クロックD1’〜n’を出力する単位遅延器BUD1〜nからなる第2同期遅延ラインと、第1同期遅延ラインによる遅延クロックを第1クロックに従いラッチするラッチ部I1〜I4を備えて該ラッチ部の出力に従いイネーブル信号F1〜n及び後段へのキャリ信号T2〜nを発生するとともに、前段からのキャリ信号に従いラッチ部の動作を停止させる動作抑止部PS2〜nを備えた多数の位相検出器DDC2〜nと、イネーブル信号に従い第2同期遅延ラインによる遅延クロックを内部クロックPCLKとして出力する多数のスイッチSWC1〜nと、を有する。

請求項（抜粋）：

外部クロックから得られた第1クロックを遅延させるメイン遅延器及び該メイン遅延器の出力を遅延させていき多数の遅延クロックを出力する縦列接続の単位遅延器からなる第1同期遅延ラインと、前記第1クロックを遅延させていき多数の遅延クロックを出力する縦列接続の単位遅延器からなる第2同期遅延ラインと、前記第1同期遅延ラインによる各遅延クロックと前記第1クロックとを位相比較した結果に基づき前記第2同期遅延ラインによる遅延クロックのいずれかを内部クロックとして出力する多数の位相検出器及びスイッチと、を備えたメモリ装置のディジタル遅延同期回路において、前記位相検出器は、前記第1クロックに応じて前記第1同期遅延ラインによる遅延クロックをラッチするラッチ部を備えて前記スイッチのイネーブル信号を発生し且つ後続の位相検出器を非活性とするとともに、前記イネーブル信号の発生にともない前記後続の位相検出器におけるラッチ部の動作を停止させる動作抑止部を備えることを特徴とするディジタル遅延同期回路。

IPC (4件)：

G06F 1/12 , G11C 11/413 , G11C 11/407 , H03K 5/13

FI (5件)：

G06F 1/04 340 A , H03K 5/13 , G11C 11/34 J , G11C 11/34 354 C , G11C 11/34 362 S

引用特許：

審査官引用 (8件)

半導体装置
公報種別：公開公報出願番号：特願平6-049569 出願人：富士通株式会社
特開昭64-067029
遅延回路装置
公報種別：公開公報出願番号：特願平7-307950 出願人：日本電気株式会社

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