特許
J-GLOBAL ID：200903005436669523
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2004-141527
公開番号（公開出願番号）：特開2005-322858
出願日： 2004年05月11日
公開日（公表日）： 2005年11月17日
要約：
【課題】 本発明は半導体素子と外部接続端子との間で配線の引き回しを行うビルドアップ層を有する半導体装置の製造方法に関し、高精度でかつ配線の自由度の高い半導体装置を容易に製造することを課題とする。【解決手段】 ウェハ1に再配線層7を形成する工程と、再配線層7が形成されたウェハ1をエキスパンドタイプのダイシングテープ10に搭載してダイシング処理を行う工程と、ダイシングの値にダイシングテープ10を拡張させて隣接する半導体素子1A間に間隙13を形成する工程と、間隙13を含み半導体素子1A上にビルドアップ層16を形成することにより半導体装置連続体25を形成する工程と、半導体装置連続体25をダイシングすることにより半導体装置30を形成する工程とを有する。【選択図】 図10
請求項（抜粋）：
複数の半導体素子が形成された半導体基板の素子形成面側に第1の配線層を形成する工程と、
前記第1の配線層が形成された半導体基板の裏面側を拡張基材上に搭載し、該半導体基板を前記半導体素子単位に個片化する第1の分割処理を行う工程と、
前記分割処理する工程が終了した後、前記拡張基材を拡張することにより、隣接する前記半導体素子間に間隙を形成する工程と、
前記半導体素子間に形成された間隙を含み、分割された複数の前記半導体素子を樹脂により封止する工程と、
前記樹脂の前記第1の配線層と対応する位置にビアを形成する工程と、
前記ビアが形成された前記樹脂の表面に、該ビアを介して第1の配線層と接続する第2の配線層を形成することにより半導体装置連続体を形成する工程と、
前記半導体装置連続体を前記間隙内で切断処理することにより半導体装置を個片化する第2の分割処理工程と
を有すことを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L23/12 501P
, H01L21/88 T
5F033HH07
, 5F033HH11
, 5F033JJ07
, 5F033JJ11
, 5F033KK08
, 5F033MM05
, 5F033NN06
, 5F033PP15
, 5F033PP27
, 5F033PP28
, 5F033PP33
, 5F033QQ08
, 5F033QQ09
, 5F033QQ27
, 5F033QQ37
, 5F033RR06
, 5F033RR22
, 5F033RR27
, 5F033VV00
, 5F033VV07
出願人引用 (1件)
-
半導体装置
公報種別：公開公報
出願番号：特願2000-198427
出願人：三菱電機株式会社
審査官引用 (3件)
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