特許
J-GLOBAL ID：200903006151163398

集積回路およびその製造方法

発明者：
クリストファ・ヴェローヴ

クリストファ・ヴェローヴ について


出願人/特許権者：
エスティマイクロエレクトロニクス

エスティマイクロエレクトロニクス について


代理人 (1件)： 岡田 次生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-106473
公開番号（公開出願番号）：特開2000-003961
出願日： 1999年04月14日
公開日（公表日）： 2000年01月07日
要約：
【要約】【課題】低い比誘電率を持つ誘電体層を備えた集積回路を製造する。【解決手段】集積回路を製造する方法を提供する。第1および第2のストップ層が、第1のメタライセ ゙ーションレヘ ゙ルを覆う第1の誘電体層上に堆積される。第2のストップ層は第1のストップ層に対して選択エッチングされる。第2誘電体層および第3のストップ層が堆積される。第3のストップ層は第2の誘電体層に対して選択エッチングされ、第1および第2の誘電体層はストップ層に対して選択エッチングされ、第2の誘電体層に溝を、第1の誘電体層に穴を形成する。さらに、第1および第2のメタライセ ゙ーションレヘ ゙ルを含む集積回路を提供する。誘電体層はメタライセ ゙ーションレヘ ゙ルの間に置かれ、第1のストップ層は誘電体層および第2のメタライセ ゙ーションレヘ ゙ルの間に置かれる。第2のストップ層は第1のストップ層の上に置かれ、第3のストップ層は第2のメタライセ ゙ーションレヘ ゙ルの誘電材料の上に置かれる。
請求項（抜粋）：
第1のメタライゼーションレベルを覆う第1の誘電体層の上に、第1および第2のストップ層を堆積するステップと、前記第1のストップ層に対して前記第2のストップ層を選択エッチングするステップと、前記第1の誘電体層に対して前記第1のストップ層を選択エッチングするステップと、回路上に第2の誘電体層を堆積し、前記2つのストップ層に対して前記第1および第2の誘電体層を選択エッチングして、前記第2の誘電体層に溝を形成し、前記第1の誘電体層に穴を形成するようにするステップと、を含む集積回路を製造する方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/316
FI (3件)：
H01L 21/90 A ,  H01L 21/316 M ,  H01L 21/90 J
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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