特許
J-GLOBAL ID：200903006706025778
2ビット型メモリセルの読み出し方法及び回路と半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2003-131767
公開番号（公開出願番号）：特開2003-331592
出願日： 2003年05月09日
公開日（公表日）： 2003年11月21日
要約：
【要約】【課題】 本発明は、半導体記憶装置の2ビット型セルにおける2回目の読み出しのための回復時間を短縮するシステムの提供を目的とする。【解決手段】 本発明のシステムは、2ビット型コアセルの第2のビットを読み出す際に、コアセルのソース端子とドレイン端子を入れ替えるだけではなく、対応した2ビット型リファレンスセルのソース端子とドレイン端子を入れ替える。このシステムは、第2のビットの読み出し時にセルを逆向きに読み出すことができるようにするパスを設定することにより、入れ替えに影響を与える回路を含む。入れ替えによって、コアセルのビットを装置の耐用期間中に正確に決定することができると共に、第2のビットの読み出しに要する回復時間を短縮することができる。
請求項（抜粋）：
ノーマルビットである第1のビット及び相補ビットである第2のビットの2ビットを電圧閾値として記憶する2ビット型コアセルと、2ビット型コアセルと関連した2個の2ビット型リファレンスセルと、を含み、各2ビット型リファレンスセルは、所定のリファレンス閾値として第1のリファレンスビット及び第2のリファレンスビットを記憶している、記憶装置の2ビット型コアセルを読み出す方法であって、コアセルの第1のビットを読み出す手順と、各2ビット型リファレンスセルの第1のリファレンスビットを読み出す手順と、コアセルの第1のビットを、2個の2ビット型リファレンスセルの各々の第1のリファレンスビットと同時に比較する手順と、コアセルの第2のビットを読み出す手順と、各2ビット型リファレンスセルの第2のリファレンスビットを読み出す手順と、コアセルの第2のビットを、2個の2ビット型リファレンスセルの各々の第2のリファレンスビットを同時に比較する手順と、を有し、比較の結果に基づいて、2ビット型コアセルのビットの2進数値が決定される、方法。
IPC (2件)：
FI (3件)：
G11C 17/00 634 Z
, G11C 17/00 624
, G11C 17/00 622 Z
5B025AC04
, 5B025AD07
, 5B025AE05
出願人引用 (7件)
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審査官引用 (1件)
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