非対称形電荷捕獲を利用した2ビット非揮発性エレクトリカリー・イレーザブル・プログラマブル半導体メモリ・セル

発明者：
出願人/特許権者：
代理人 (1件)：社本一夫 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-505640
公開番号（公開出願番号）：特表2001-512290
出願日： 1998年08月02日
公開日（公表日）： 2001年08月21日
要約：

【要約】ここに開示するのは、2ビットの情報を記憶可能な非揮発性エレクトリカリー・イレーザブル・プログラマブル・リード・オンリー・メモリ(EEPROM)である。この2ビットEEPROMは、非電導性の電荷捕獲膜である誘電体膜を備えており、この誘電体膜は、例えば窒化シリコン膜で形成することができる。この誘電体膜は、絶縁膜として機能する2枚の酸化シリコン膜に挟まれている。本発明は更に、この2ビットEEPROMデバイスの書込み、読出し、及び消去の方法を含むものである。非導電性の誘電体膜は、電荷捕獲媒体として機能する。導電性ゲート膜が、上側の酸化シリコン膜の上に重ねて形成されている。電荷捕獲膜内の離れた2箇所に左側ビットと右側ビットとが記憶され、左側ビットはメモリ・セルの左側領域に近接した位置に形成され、右側ビットはメモリ・セルの右側領域に近接した位置に形成される。このメモリ・デバイスの各々のビットの書込みは、ホット・エレクトロン書込み法を用いて、一般的な書込み方式で行うようにしており、即ち、ゲートに書込み用電圧を印加し、左側領域と右側領域のいずれか一方の領域に別の書込み用電圧を印加し、他方の領域を接地して行う。十分に加速されたホット・エレクトロンが、電荷捕獲膜のうちの書込み用電圧が印加されている領域へ注入される。一方、このメモリ・デバイスの読出しは、書込み方向とは逆方向に行うようにしており、即ち、ゲートに読出し用電圧を印加し、右側領域と左側領域のいずれか一方の領域に別の読出し用電圧を印加し、他方の領域を接地して行う。2個のビットの書込み及び読出しが可能であるのは、ゲート電圧を比較的低く設定し、且つ、読出しを逆方向に行うようにしているからである。これによって、電荷捕獲領域の両端間に作用する電圧が格段に小さくなる。また、これによって、各ビットに対応した限局された電荷捕獲領域に捕獲されている電荷の効果が増幅されるため、書込み時間が格段に短縮される。更に、ゲートに消去用電圧を印加し、左側領域と右側領域とのいずれか一方の領域に別の消去用電圧を印加して、その電圧を印加した領域に対応した窒化膜の電荷捕獲領域から電子を排出することによって、このメモリ・セルの2個のビットの消去を個別に行うことができる。

請求項（抜粋）：

2ビットの情報を記憶可能なエレクトリカリー・イレーザブル・プログラマブル・リード・オンリー・メモリ(EEPROM)セルにおいて、第1導電形の半導体基板と、前記半導体基板の一部分に前記半導体基板の導電形とは反対の導電形となるようにドープを施して形成した第1領域と、前記第1領域から離隔した前記半導体基板の一部分に前記半導体基板の導電形とは反対の導電形となるようにドープを施して形成した第2領域であって、前記半導体基板内の前記第1領域と該第2領域との間の隙間にチャネルが形成されるようにした前記第2領域と、前記半導体基板の前記チャネル部分の上に重ねて形成され該チャネル部分を覆う第1絶縁膜と、前記第1絶縁膜の上に重ねて形成された非導電性電荷捕獲膜と、前記非導電性電荷捕獲膜の上に重ねて形成された第2絶縁膜と、前記第2絶縁膜の上に重ねて形成された導電性材料から成るゲートとを備え、前記電荷捕獲膜は、該電荷捕獲膜内の電荷捕獲領域であって前記第1領域に近接した第1ビットを形成する電荷捕獲領域に注入される電子を受取って保持するように形成されており、この注入により該電荷捕獲領域に蓄積される電子量は、前記メモリ・セルの書込みを行った方向と逆方向の第1方向に前記メモリ・セルの読出しを行うときの前記メモリ・セルのしきい値電圧が第1所定電圧値より大きい第1しきい値電圧となり、且つ、前記メモリ・セルの書込みを行った方向と同方向の第2方向に前記メモリ・セルの読出しを行うときの前記メモリ・セルのしきい値電圧が前記第1しきい値電圧より十分に小さい第2しきい値電圧となるような電子量であり、前記第2しきい値電圧が前記第1しきい値電圧より十分に小さいことにより、前記メモリ・セルの読出しを前記第1方向に行うときには前記メモリ・セルが前記第1ビットの情報を記憶することができるが、前記メモリ・セルの読出しを前記第2方向に行うときには前記第1ビットの検出確率を同一のものとして前記メモリ・セルが前記第1ビットの情報を記憶することはできないようにしてあり、前記電荷捕獲膜は、該電荷捕獲膜内の電荷捕獲領域であって前記第2領域に近接した第2ビットを形成する電荷捕獲領域に注入される電子を受取って保持するように形成されており、この注入により該電荷捕獲領域に蓄積される電子量は、前記メモリ・セルの書込みを行った方向と逆方向の第3方向に前記メモリ・セルの読出しを行うときの前記メモリ・セルのしきい値電圧が第3所定電圧値より大きい第3しきい値電圧となり、且つ、前記メモリ・セルの書込みを行った方向と同方向の第4方向に前記メモリ・セルの読出しを行うときの前記メモリ・セルのしきい値電圧が前記第3しきい値電圧より十分に小さい第4しきい値電圧となるような電子量であり、前記第4しきい値電圧が前記第3しきい値電圧より十分に小さいことにより、前記メモリ・セルの読出しを前記第3方向に行うときには前記メモリ・セルが前記第2ビットの情報を記憶することができるが、前記メモリ・セルの読出しを前記第4方向に行うときには前記第2ビットの検出確率を同一のものとして前記メモリ・セルが前記第2ビットの情報を記憶することはできないようにしてある、ことを特徴とするメモリ・セル。

IPC (4件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/105

FI (2件)：

H01L 29/78 371 , H01L 27/10 441

Fターム (36件)：

5F001AA01 , 5F001AA11 , 5F001AA14 , 5F001AA34 , 5F001AC02 , 5F001AC06 , 5F001AD19 , 5F001AE02 , 5F001AE03 , 5F001AE08 , 5F001AF20 , 5F083EP02 , 5F083EP17 , 5F083EP18 , 5F083EP23 , 5F083ER02 , 5F083ER05 , 5F083ER09 , 5F083ER11 , 5F083ER14 , 5F083ER15 , 5F083ER17 , 5F083ER22 , 5F083ER27 , 5F083JA04 , 5F101BA01 , 5F101BA16 , 5F101BA41 , 5F101BA46 , 5F101BC02 , 5F101BC11 , 5F101BD10 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF05

引用特許：

審査官引用 (13件)

半導体記憶装置およびその記憶情報読出方法
公報種別：公開公報出願番号：特願平3-279829 出願人：ローム株式会社
特開昭60-200566
不揮発性半導体記憶素子
公報種別：公開公報出願番号：特願平3-297907 出願人：ローム株式会社

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引用文献：

審査官引用 (2件)

2 BIT/CELL EEPROM CELL USING BAND-TO-BAND TUNNELING FOR DATA READ-OUT
2 BIT/CELL EEPROM CELL USING BAND-TO-BAND TUNNELING FOR DATA READ-OUT

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