同期式半導体メモリ装置及びその出力制御方法

発明者：
出願人/特許権者：
代理人 (1件)：大塚康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-273569
公開番号（公開出願番号）：特開平11-213668
出願日： 1998年09月28日
公開日（公表日）： 1999年08月06日
要約：

【要約】【課題】SDRモード入出力機能を具備したDDRモード半導体メモリ装置を提供する。【解決手段】第1メモリコア10は、複数のデータを保持し、複数のデータのうちローアドレス及び第1カラムアドレスによりアドレッシングされるデータを第1データライン19aに出力する。第2メモリコア20は、複数のデータを保持し、複数のデータのうちローアドレス及び第2カラムアドレスによりアドレッシングされるデータを第1メモリコア10と同時に第2データライン19bに出力する。制御信号発生部32は外部システムクロックの整数倍の周期を有する第1クロックと、第1クロックの2倍の周期を有する第2クロックを発生し、第1クロックと第2クロックのうち何れか一方を内部クロックとして出力する。増幅及び多重化回路24は、内部クロックに同期して動作し、第1及び第2メモリコアから出力されたデータを受けて、そのデータを増幅し多重化して多重化されたデータを出力する。これにより、SDRモードとDDRモードを共に支援することができ、使用者側及び製造業者側のコストを節減することができる。

請求項（抜粋）：

外部システムクロックに同期して動作する同期式半導体メモリ装置において、複数のデータを保持し、前記複数のデータのうちローアドレス及び第1カラムアドレスによりアドレッシングされるデータを第1データラインに出力する第1メモリコアと、複数のデータを保持し、前記複数のデータのうち前記ローアドレス及び第2カラムアドレスによりアドレッシングされるデータを前記第1メモリコアの出力動作と同時に第2データラインに出力する第2メモリコアと、前記外部システムクロックの整数倍の周期を有する第1クロックと、前記第1クロックの2倍の周期を有する第2クロックを発生し、前記第1クロックと第2クロックの何れか一方を内部クロックとして出力する制御信号発生部と、前記内部クロックに同期して動作し、前記第1及び第2メモリコアから出力されたデータを受けて、これを増幅すると共に多重化して、その多重化したデータを出力する増幅及び多重化回路と、を含む同期式半導体メモリ装置。

IPC (2件)：

G11C 11/407 , G11C 11/401

FI (3件)：

G11C 11/34 362 S , G11C 11/34 354 C , G11C 11/34 362 H

引用特許：

審査官引用 (7件)

半導体記憶装置
公報種別：公開公報出願番号：特願平6-097079 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平10-159381 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願平5-092751 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社

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