特許
J-GLOBAL ID：200903007809738116

PLL回路およびこれを用いた記録情報再生装置

発明者：
小路 法男

小路 法男 について

, 
仙波 公正

仙波 公正 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平11-339280
公開番号（公開出願番号）：特開2001-155441
出願日： 1999年11月30日
公開日（公表日）： 2001年06月08日
要約：
【要約】【課題】 パルス検出方式の場合、A/Dコンバータでのサンプリングタイミングを最適化するために、クロックディレイ回路を挿入してタイミング調整することが必要である。【解決手段】 A/Dコンバータ11への入力データを1,0,-1の各レベルに仮判定する仮判定器11と、その判定結果に基づいて入力される信号のうち、1クロック前のデータから現在のデータへの遷移パターンをチェックし、特定のパターンが検出されたとき、セレクタ15に対してA/Dコンバータ24の出力データを選択するように指示するパターン検出器14と、パターン検出器14の指示にしたがってA/Dコンバータ24の出力から位相誤差データを選択し、これを電流に変換してエラー電流として出力するセレクタ15とを有する位相誤差検出回路12を設けてPLL回路を構成する。
請求項（抜粋）：
パーシャルレスポンスの波形にほぼ等化された入力信号を量子化するA/Dコンバータと、前記A/Dコンバータへの入力信号の波形のパターンを検出するパターン検出器を有し、このパターン検出器の検出結果に基づいて前記A/Dコンバータの出力データから位相誤差を抽出する位相誤差検出回路とを備え、前記位相誤差検出回路から出力される位相誤差を前記A/Dコンバータに帰還して位相同期を行うことを特徴とするPLL回路。
IPC (3件)：
G11B 20/14 351 ,  H03L 7/06 ,  H03L 7/08
FI (3件)：
G11B 20/14 351 A ,  H03L 7/06 B ,  H03L 7/08 M
Fターム (32件)：
5D044AB01 ,  5D044AB05 ,  5D044AB07 ,  5D044BC01 ,  5D044BC02 ,  5D044CC04 ,  5D044FG01 ,  5D044FG04 ,  5D044FG05 ,  5D044GL02 ,  5D044GL11 ,  5D044GL31 ,  5D044GM02 ,  5D044GM12 ,  5D044GM14 ,  5D044GM15 ,  5J106AA05 ,  5J106CC01 ,  5J106CC21 ,  5J106CC41 ,  5J106DD05 ,  5J106DD35 ,  5J106DD36 ,  5J106DD42 ,  5J106DD43 ,  5J106DD48 ,  5J106FF02 ,  5J106JJ02 ,  5J106KK05 ,  5J106KK08 ,  5J106KK32 ,  5J106LL02
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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