特許
J-GLOBAL ID:200903008194245633
Si:CおよびSiGeエピタキシャル成長ソース/ドレインを用いた高性能で応力が向上されたMOSFETおよび製造方法
発明者:
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出願人/特許権者:
代理人 (4件):
坂口 博
, 市位 嘉宏
, 上野 剛史
, 太佐 種一
公報種別:公表公報
出願番号(国際出願番号):特願2006-536715
公開番号(公開出願番号):特表2007-528593
出願日: 2004年10月19日
公開日(公表日): 2007年10月11日
要約:
【課題】 半導体デバイスおよび半導体デバイスの製造方法を提供する。【解決手段】 半導体デバイスはpFETおよびnFETのためのチャネルを含む。SiGe層はpFETチャネルのソースおよびドレイン領域に選択的に成長され、Si:C層はnFETチャネルのソースおよびドレイン領域に選択的に成長される。SiGe層およびSi:C層は、下に位置するSi層の格子ネットワークに一致して応力成分を生成する。1つの実施形態では、これによって、pFETチャネルでは圧縮成分が引き起こされ、nFETでは引張成分が引き起こされる。【選択図】 図5
請求項(抜粋):
p型電界効果トランジスタ(pFET)チャネルおよびn型電界効果トランジスタ(nFET)チャネルを基板内に形成するステップと、
前記pFETチャネルにpFETスタックを、前記nFETチャネルにnFETスタックを形成するステップと、
前記pFETスタックに関連するソース/ドレイン領域に、前記基板の基礎格子定数と異なる格子定数を有する第1の材料層を準備して、前記pFETチャネル内で圧縮状態を生成するステップと、
前記nFETスタックに関連するソース/ドレイン領域に、前記基板の基礎格子定数と異なる格子定数を有する第2の材料層を準備して、前記nFETチャネルで、引張状態を生成するステップとを含む、半導体構造の製造方法。
IPC (4件):
H01L 21/823
, H01L 27/092
, H01L 29/786
, H01L 21/336
FI (5件):
H01L27/08 321E
, H01L27/08 321C
, H01L29/78 613A
, H01L29/78 616V
, H01L29/78 616L
Fターム (36件):
5F048AC03
, 5F048AC04
, 5F048BA14
, 5F048BA16
, 5F048BB05
, 5F048BC01
, 5F048BC15
, 5F048BC18
, 5F048BD00
, 5F048BG13
, 5F048DA18
, 5F048DA19
, 5F048DA23
, 5F048DA25
, 5F048DA27
, 5F110AA04
, 5F110AA16
, 5F110AA30
, 5F110BB04
, 5F110CC02
, 5F110DD11
, 5F110EE09
, 5F110EE31
, 5F110GG02
, 5F110GG12
, 5F110GG25
, 5F110HJ13
, 5F110HK08
, 5F110HK09
, 5F110HK13
, 5F110HK21
, 5F110HK32
, 5F110HK41
, 5F110HM02
, 5F110NN65
, 5F110QQ11
引用特許:
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