特許
J-GLOBAL ID：200903008546890038

半導体記憶装置

発明者：
柴田 健二

柴田 健二 について

, 
古山 孝昭

古山 孝昭 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について

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富士通ヴィエルエスアイ株式会社

富士通ヴィエルエスアイ株式会社 について


代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平7-061270
公開番号（公開出願番号）：特開平8-255479
出願日： 1995年03月20日
公開日（公表日）： 1996年10月01日
要約：
【要約】【目的】データ転送線の本数の増加を抑えてチップ面積の縮小化を図るとともに、データ転送線の配線長の増加を抑えて動作の高速化を図る。【構成】半導体チップ2にはデータの入出力用の入出力パッドP1〜P4が設けられる。チップ2にはメモリセルアレイ3がパッドP1,P2間に設けられ、メモリセルアレイ4がパッドP3,P4間に設けられる。セルアレイ3はブロック3A,3Bに分割され、ブロック3A,3BはパッドP1,P2に近接配置される。セルアレイ4はブロック4A,4Bに分割され、ブロック4A,4BはパッドP3,P4に近接して配置される。ブロック3Aには第1及び第2バンク3A0,3A1が混在される。ブロック3B,4A,4Bにも第1バンク3B0,4A0,4B0及び第2バンク3B1,4A1,4B1が混在される。
請求項（抜粋）：
データの入出力を行うための複数の入出力パッドと、複数のバンクを有するメモリセルアレイとを備え、各バンクには前記複数の入出力パッドを介して複数ビットのデータの読み出し及び書き込みが行われる半導体記憶装置において、前記メモリセルアレイを前記複数の入出力パッドに対応する複数のブロックに分割し、各ブロックを対応する入出力パッドに近接して配置するとともに、各ブロックに前記複数のバンクを混在させた半導体記憶装置。
IPC (3件)：
G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242
FI (2件)：
G11C 11/34 371 K ,  H01L 27/10 681 E
引用特許：
審査官引用 (4件)
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