特許
J-GLOBAL ID：200903009159034634
チップ積層型パッケージ素子及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願2002-189958
公開番号（公開出願番号）：特開2003-078106
出願日： 2002年06月28日
公開日（公表日）： 2003年03月14日
要約：
【要約】【課題】 同一サイズの半導体IC素子を積層したチップ積層型パッケージ素子及びその製造方法を提供する。【解決手段】 チップ積層型パッケージ素子100は、実装面12及び下面13を有する基板10と、下、上部半導体チップ20、30とを備える。下部半導体チップ20は、上面及び下面を有し、下面は前記基板10の実装面12に貼付けられ、上面には複数の電極パッド24が形成されている。上部半導体チップ30は、上面及び下面を有し、下面は前記下部半導体チップ20の上面に貼付けられ、上面には電極パッド34が形成され、下面には前記下部半導体チップ20の上面の電極パッド24に対応する位置にトレンチ35が形成されている。
請求項（抜粋）：
複数のボンディングパッドが形成された実装面を有する基板と、前記基板の実装面に配置され、複数の第1電極パッドが形成された活性面を有する第1半導体チップと、前記第1半導体チップの活性面に配置され、複数の第2電極パッドが形成された活性面を有する第2半導体チップと、前記第1半導体チップの第1電極パッドを前記基板のボンディングパッドに電気的に連結する複数の第1ボンディングワイヤと、前記第2半導体チップの第2電極パッドを前記基板のボンディングパッドに電気的に連結する複数の第2ボンディングワイヤとを備え、前記第2半導体チップは、活性面の反対側の下面に形成されたトレンチを有し、前記トレンチは前記第1ボンディングワイヤが前記第1半導体チップの第1電極パッドに電気的に連結されるように空間を提供することを特徴とするチップ積層型パッケージ素子。
IPC (3件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
