特許
J-GLOBAL ID：200903009208898526

半導体素子及び撮像装置

発明者：
宮川 達也

宮川 達也 について

, 
腰塚 靖雄

腰塚 靖雄 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 荒船 博司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-006192
公開番号（公開出願番号）：特開2003-209256
出願日： 2002年01月15日
公開日（公表日）： 2003年07月25日
要約：
【要約】【課題】 課題は、半導体素子を良好な特性が得られるようにし、撮像装置の歩留まりの低下を抑えることである。【解決手段】 DG-TFT10は、互いに対向したゲート電極12及びゲート電極22と、ゲート電極12に対向した半導体膜13と、半導体膜13に重なったチャネル保護膜14,15と、チャネル保護膜14及び半導体膜13に重なった不純物半導体膜16と、チャネル保護膜14、チャネル保護膜15及び半導体膜13に重なった不純物半導体膜18と、チャネル保護膜15及び半導体膜13に重なった不純物半導体膜17と、半導体膜13と重なった部分16bのみで不純物半導体膜16に重なったソース電極19と、半導体膜13と重なった部分18cのみで不純物半導体膜18に重なったドレイン電極21と、半導体13と重なっている部分17bのみで不純物半導体膜17に重なったソース電極20と、を備える。
請求項（抜粋）：
半導体膜と、ゲート絶縁膜を介して前記半導体膜に対向配置されたゲート電極と、前記半導体膜上に形成され、複数の角部を有する保護膜と、前記保護膜の前記複数の角部を全て覆うように重なっているソース、ドレイン電極と、を備えることを特徴とする半導体素子。
IPC (2件)：
H01L 29/786 ,  H01L 27/146
FI (4件)：
H01L 29/78 616 T ,  H01L 27/14 C ,  H01L 29/78 617 N ,  H01L 29/78 622
Fターム (36件)：
4M118AA06 ,  4M118AA10 ,  4M118AB10 ,  4M118BA05 ,  4M118CA11 ,  4M118CA32 ,  4M118CA34 ,  4M118CB14 ,  4M118DD12 ,  4M118FB03 ,  4M118FB09 ,  4M118FB13 ,  4M118GA09 ,  4M118GB04 ,  4M118GB09 ,  4M118GB15 ,  5F110AA30 ,  5F110BB01 ,  5F110BB10 ,  5F110EE07 ,  5F110EE30 ,  5F110FF02 ,  5F110FF03 ,  5F110GG02 ,  5F110GG15 ,  5F110GG35 ,  5F110HK03 ,  5F110HK04 ,  5F110HK16 ,  5F110HM02 ,  5F110HM04 ,  5F110HM12 ,  5F110NN02 ,  5F110NN12 ,  5F110NN23 ,  5F110NN24
引用特許：
審査官引用 (5件)
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