特許
J-GLOBAL ID：200903009394927271

半導体装置の製造方法

発明者：
多田 慎也

多田 慎也 について

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平尾 秀司

平尾 秀司 について

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関口 満

関口 満 について


出願人/特許権者：
松下電子工業株式会社

松下電子工業株式会社 について


代理人 (1件)： 池内 寛幸 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-056534
公開番号（公開出願番号）：特開2001-326226
出願日： 2001年03月01日
公開日（公表日）： 2001年11月22日
要約：
【要約】【課題】 ボイドが少ないビアプラグを備える半導体装置を製造する。【解決手段】 (i)半導体基板11の上方に配線ライン14を形成する工程と、(ii)半導体基板11および配線ライン14の上方に絶縁層16を形成する工程と、(iii)絶縁層16のうち配線ライン14の上方に位置する部分に、絶縁層16を貫通する開口部18を形成する工程と、(iv)絶縁層16の表面および開口部18の内面を覆うように、表面が材料Aで形成されたバリア層19を形成する工程と、(v)バリア層19上に、第1の金属からなる金属層20を形成する工程と、(vi)メッキ法によって開口部18内に第2の金属を析出させ、第2の金属を含むビアプラグ21aを形成する工程とを含む。そして、上記第2の金属に対する上記材料AのレストポテンシャルPAが、上記第2の金属に対する上記第1の金属のレストポテンシャルPMよりも大きい。
請求項（抜粋）：
(i)半導体基板の上方に配線ラインを形成する工程と、(ii)前記半導体基板および前記配線ラインの上方に絶縁層を形成する工程と、(iii)前記絶縁層のうち前記配線ラインの上方に位置する部分に、前記絶縁層を貫通する開口部を形成する工程と、(iv)前記絶縁層の表面および前記開口部の内面を覆うように、表面が材料Aで形成されたバリア層を形成する工程と、(v)前記バリア層上に、第1の金属からなる金属層を形成する工程と、(vi)メッキ法によって前記開口部内に第2の金属を析出させ、前記第2の金属を含むビアプラグを形成する工程とを含み、前記第2の金属に対する前記材料AのレストポテンシャルPAが、前記第2の金属に対する前記第1の金属のレストポテンシャルPMよりも大きい半導体装置の製造方法。
IPC (3件)：
H01L 21/3205 ,  H01L 21/288 ,  H01L 21/768
FI (4件)：
H01L 21/288 E ,  H01L 21/88 R ,  H01L 21/90 A ,  H01L 21/90 B
引用特許：
審査官引用 (4件)
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