特許
J-GLOBAL ID：200903009414914627

半導体装置およびその製造方法

発明者：
阿部 雄次

阿部 雄次 について

, 
古川 彰彦

古川 彰彦 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 高田 守 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-105764
公開番号（公開出願番号）：特開平8-306915
出願日： 1995年04月28日
公開日（公表日）： 1996年11月22日
要約：
【要約】【目的】 本発明は、ゲート長の短いMOSFETにおいても、しきい値電圧を低く抑えかつパンチスルー耐性の劣化やショートチャネル効果などを抑制できるMOSFETの構造及びその製造方法を提供する。【構成】 第1の導電型の半導体基板上にチャネル領域をはさむように形成された第2の導電型のソース領域およびドレイン領域と、該チャネル領域上に絶縁膜を介して形成されたゲート電極を備えた半導体装置において、チャネル領域を第2の導電型のカウンタードープ層及びその下部のソース領域及びドレイン領域近傍に夫々設けられた第1の導電型のパンチスルーストッパー領域から構成する。
請求項（抜粋）：
主表面を有する第1の導電型の半導体基板と、該半導体基板上にチャネル領域をはさむように形成された第2の導電型のソース領域およびドレイン領域と、該チャネル領域上に絶縁膜を介して形成されたゲート電極を備えた半導体装置において、前記チャネル領域が、第2の導電型のカウンタードープ層と、該カウンタードープ層下部のソース領域及びドレイン領域近傍に夫々設けられた第1の導電型のパンチスルーストッパー領域とを有していることを特徴とする半導体装置。
FI (2件)：
H01L 29/78 301 X ,  H01L 29/78 301 H
引用特許：
審査官引用 (10件)
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