特許
J-GLOBAL ID:200903009481189449

トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法

発明者:
出願人/特許権者:
代理人 (1件): 香取 孝雄
公報種別:公開公報
出願番号(国際出願番号):特願2002-322905
公開番号(公開出願番号):特開2004-072060
出願日: 2002年11月06日
公開日(公表日): 2004年03月04日
要約:
【課題】従来よりも書込電圧が低くかつ電流ウインドウが広い多値トランジスタにおいて、フローティングゲートに蓄積された電荷を消去可能とする。【解決手段】対向する一対の側面(13b、13b)を有する凸部13aが設けられたp型半導体基板(12)と、ゲート絶縁膜(15c)と、一対のn型ソース・ドレイン領域(BL1、BL2)と、トンネル絶縁膜(15a)と、一対のフローティングゲート(FG1、FG2)と、インターポリ絶縁膜と、コントロールゲート(CG)とをトランジスタに設ける。ソース・ドレイン領域(BL1、BL2)を直線的に結ぶ凸部(13a)の基端部のp型不純物濃度は、基端部を除く凸部(13a)のp型不純物濃度よりも高濃度にする。コントロールゲート(CG)と、ソース・ドレイン領域(BL1、BL2)との間に、フローティングゲート(FG)中の蓄積電荷を消去するための消去電圧を印加して、コントロールゲート(CG)またはソース・ドレイン領域(BL1、BL2)に向けて消去電流を流して、蓄積電荷を消去する。【選択図】 図9
請求項(抜粋):
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、 前記凸部の頂面上に形成された第1の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第2の絶縁膜と、 前記凸部の各側面側に設けられ、前記第2の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、 前記各フローティングゲート上に形成された第3の絶縁膜と、 前記第3の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第1の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、 前記第2および第3の絶縁膜は前記第1の絶縁膜に比して静電容量が大きくなるように形成されており、 前記コントロールゲートと、前記ソース・ドレイン領域との間に、前記フローティングゲート中の蓄積電荷を消去するための消去電圧が印加されて、前記コントロールゲートまたは前記ソース・ドレイン領域に向けて消去電流が流れ、前記蓄積電荷が消去されることを特徴とするトランジスタ。
IPC (7件):
H01L21/8247 ,  G11C16/02 ,  G11C16/04 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (7件):
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371 ,  G11C17/00 641 ,  G11C17/00 621Z ,  G11C17/00 612Z ,  G11C17/00 611E
Fターム (48件):
5B025AC04 ,  5B025AD08 ,  5B025AE05 ,  5F083EP03 ,  5F083EP09 ,  5F083EP13 ,  5F083EP18 ,  5F083EP24 ,  5F083EP25 ,  5F083EP26 ,  5F083EP75 ,  5F083ER02 ,  5F083ER14 ,  5F083ER15 ,  5F083ER16 ,  5F083ER17 ,  5F083ER22 ,  5F083ER29 ,  5F083ER30 ,  5F083GA01 ,  5F083GA05 ,  5F083GA21 ,  5F083JA35 ,  5F083PR09 ,  5F083PR36 ,  5F083PR37 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA06 ,  5F083ZA07 ,  5F083ZA21 ,  5F101BA03 ,  5F101BA04 ,  5F101BA16 ,  5F101BA45 ,  5F101BB04 ,  5F101BB17 ,  5F101BC11 ,  5F101BC13 ,  5F101BD10 ,  5F101BD32 ,  5F101BD38 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH09 ,  5F101BH21
引用特許:
審査官引用 (10件)
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