マイクロセル埋め込みDRAM(eDRAM)アーキテクチャのための列冗長システムおよび方法

発明者： , , , ,
出願人/特許権者：
代理人 (3件)：坂口博 , 市位嘉宏 , 上野剛史
公報種別：公開公報
出願番号（国際出願番号）：特願2003-275677
公開番号（公開出願番号）：特開2004-087100
出願日： 2003年07月16日
公開日（公表日）： 2004年03月18日
要約：

【課題】不良の列エレメントを冗長エレメントによって取り替えるための効果的な列修復システムの提供。【解決手段】列冗長装置10は、個別のマイクロセルごとに、いずれかの不良の列エレメントの位置を示すヒューズ情報を格納するヒューズ情報記憶装置を含む。第1のバンクアドレス復号機構は第1のマイクロセルに対応する読み取りバンクアドレスを復号し、第2のバンクアドレス復号機構は第2のマイクロセルに対応する書き込みバンクアドレスを復号する。列冗長装置10は第1のマイクロセル内に少なくとも1つの不良の列エレメントが含まれている場合、第1のマイクロセルにおける少なくとも1つの不良の列エレメントに対応する内部列アドレスを発生し、同様に、第2のマイクロセル内に少なくとも1つの不良の列エレメントが含まれている場合、第2のマイクロセルにおける少なくとも1つの不良の列エレメントに対応する内部列アドレスを発生する。【選択図】図1

請求項（抜粋）：

複数の個別のマイクロセルに構成されたメモリアレイのための列冗長システムであって、前記個別のマイクロセル内で列エレメントの冗長スワッピング動作を実行するための列冗長装置であって、個別のマイクロセルごとに、いずれかの不良の列エレメントの位置を示すヒューズ情報を格納するヒューズ情報記憶装置を具備し、該装置は、読み取り動作のためにアクセスされる第1のマイクロセルに対応する読み取りバンクアドレスを復号するための第1のバンクアドレス復号機構と、書き込み動作のためにアクセスされる第2のマイクロセルに対応する書き込みバンクアドレスを復号するための第2のバンクアドレス復号機構であって、前記第2のマイクロセルは前記第1のマイクロセルと同時にアクセスすることができる、機構と、前記復号した読み取りバンクアドレスを、前記第1のマイクロセルに対応する特定のヒューズ情報と比較するための第1の比較回路と、前記復号した書き込みバンクアドレスを、前記第2のマイクロセルに対応する特定のヒューズ情報と比較するための第2の比較回路と、を具備し、前記第1の比較回路が、前記第1のマイクロセル内に少なくとも1つの不良の列エレメントが含まれていると判定した場合、前記列冗長装置は、前記第1のマイクロセルにおける前記少なくとも1つの不良の列エレメントに対応する内部列アドレスを発生し、前記第2の比較回路が、前記第2のマイクロセル内に少なくとも1つの不良の列エレメントが含まれていると判定した場合、前記列冗長装置は、前記第2のマイクロセルにおける前記少なくとも1つの不良の列エレメントに対応する内部列アドレスを発生することを特徴とする、列冗長システム。

IPC (3件)：

G11C29/00 , G11C11/401 , G11C11/413

FI (4件)：

G11C29/00 603X , G11C29/00 603H , G11C11/34 371D , G11C11/34 341C

Fターム (30件)：

5B015KA09 , 5B015KB52 , 5B015NN01 , 5B015NN09 , 5B015PP07 , 5B015QQ15 , 5L106AA01 , 5L106AA02 , 5L106AA14 , 5L106AA15 , 5L106CC02 , 5L106CC04 , 5L106CC05 , 5L106CC17 , 5M024AA49 , 5M024AA91 , 5M024BB07 , 5M024BB30 , 5M024DD63 , 5M024DD80 , 5M024HH10 , 5M024JJ20 , 5M024JJ22 , 5M024KK32 , 5M024LL01 , 5M024MM13 , 5M024MM15 , 5M024PP01 , 5M024PP02 , 5M024PP03

引用特許：

審査官引用 (5件)

半導体メモリ
公報種別：公開公報出願番号：特願2000-065398 出願人：株式会社東芝
半導体記憶装置およびそれを備える半導体集積回路装置
公報種別：公開公報出願番号：特願2001-056998 出願人：三菱電機株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平7-137394 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社

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