同期型半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-312355
公開番号（公開出願番号）：特開平11-144497
出願日： 1997年11月13日
公開日（公表日）： 1999年05月28日
要約：

【要約】【課題】バンクの活性化・非活性化を外部からコントロールできる同期型半導体記憶装置を提供する。【解決手段】本発明の同期型半導体記憶装置におけるアクト信号発生回路100は、アクト命令ラッチ回路24、アクト命令出力回路26及びアクト命令制御回路28を備える。アクト命令ラッチ回路24は、外部から受ける活性命令情報をラッチする。アクト命令出力回路26は、イネーブル信号ACTENに応答して、バンクを活性化させるアクト開始信号ZACTを出力する。アクト命令制御回路28は、テストモードにおける外部制御信号/RASのレベル変化に応答して、イネーブル信号ACTENのレベルを変化さる。この結果、活性命令情報を遅延してバンクに伝達することが可能となる。

請求項（抜粋）：

行列状に配置される複数のメモリセルを含むメモリセルアレイと前記メモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、外部から入力されるテストモード指定信号に応答して、特定のテストモードが指定されたことを検出して、検出結果としてテストモード信号を出力するテストモード検出手段と、前記内部クロック信号に同期して入力される前記ワード線を活性化する活性命令を検出して、前記ワード線を活性化させる活性開始信号を出力する活性制御手段とを備え、前記活性制御手段は、前記テストモード信号に応答して、前記活性開始信号を前記活性命令の入力タイミングより遅延して対応する前記バンクに出力する、同期型半導体記憶装置。

IPC (5件)：

G11C 29/00 671 , G01R 31/28 , G01R 31/3185 , G11C 11/407 , G11C 11/401

FI (7件)：

G11C 29/00 671 M , G01R 31/28 B , G01R 31/28 W , G11C 11/34 354 C , G11C 11/34 354 D , G11C 11/34 362 S , G11C 11/34 371 A

引用特許：

審査官引用 (11件)

半導体メモリ装置およびその検査方法
公報種別：公開公報出願番号：特願平6-220906 出願人：シーメンスアクチエンゲゼルシヤフト
半導体記憶装置
公報種別：公開公報出願番号：特願平8-024930 出願人：富士通株式会社
同期型半導体記憶装置
公報種別：公開公報出願番号：特願平6-240022 出願人：三菱電機株式会社

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