特許
J-GLOBAL ID:200903010615647536
半導体集積回路装置およびその製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2005-337967
公開番号(公開出願番号):特開2006-128709
出願日: 2005年11月24日
公開日(公表日): 2006年05月18日
要約:
【課題】CMP法により研磨される絶縁膜の平坦性を向上する。【解決手段】半導体基板1の主面上に形成されたMISFETQ1を覆う層間絶縁膜9の上層に配線10を形成するとともに、その配線10間の間隔が広い領域にダミー配線11を配置する。また、ダミー配線11はスクライブ領域にも配置される。さらに、ダミー配線11は、ボンディングパッドの周辺領域およびマーカの周辺領域には、配置されない。また、MISFETのゲート電極と同層にダミーゲート配線を設ける。また、浅溝素子分離領域にダミー領域を向ける。これらダミー部材を設けた後に、CMP法で絶縁膜を平坦化する。【選択図】図1
請求項(抜粋):
半導体基板と、
前記半導体基板に形成され、能動素子の一部として機能する活性領域と、
前記半導体基板に形成された、スクライブ領域と、
前記スクライブ領域に形成され、能動素子の一部として機能しないダミー領域と、
前記活性領域およびダミー領域を規定する溝と、
前記溝に埋め込まれた絶縁膜とを有していることを特徴とする半導体集積回路装置。
IPC (7件):
H01L 23/52
, H01L 21/320
, H01L 21/82
, H01L 21/822
, H01L 27/04
, H01L 21/824
, H01L 27/108
FI (7件):
H01L21/88 S
, H01L21/88 K
, H01L21/82 W
, H01L27/04 D
, H01L27/04 A
, H01L27/10 621C
, H01L27/10 681F
Fターム (76件):
5F033HH04
, 5F033HH08
, 5F033HH19
, 5F033HH25
, 5F033JJ01
, 5F033JJ08
, 5F033JJ19
, 5F033KK01
, 5F033MM07
, 5F033MM21
, 5F033MM23
, 5F033NN06
, 5F033NN40
, 5F033PP06
, 5F033PP15
, 5F033QQ08
, 5F033QQ16
, 5F033QQ31
, 5F033QQ48
, 5F033QQ58
, 5F033QQ73
, 5F033QQ74
, 5F033QQ75
, 5F033QQ76
, 5F033QQ91
, 5F033RR01
, 5F033RR04
, 5F033RR06
, 5F033RR09
, 5F033RR14
, 5F033RR15
, 5F033RR25
, 5F033SS04
, 5F033SS15
, 5F033SS22
, 5F033SS25
, 5F033SS27
, 5F033TT02
, 5F033TT08
, 5F033UU03
, 5F033VV00
, 5F033VV02
, 5F033VV06
, 5F033VV07
, 5F033VV10
, 5F033VV11
, 5F033VV16
, 5F033XX01
, 5F033XX34
, 5F038CA05
, 5F038CA13
, 5F038CA18
, 5F038CD10
, 5F038EZ08
, 5F038EZ15
, 5F038EZ20
, 5F064EE06
, 5F064EE23
, 5F064EE26
, 5F064EE51
, 5F064GG03
, 5F083AD24
, 5F083AD48
, 5F083JA36
, 5F083JA39
, 5F083JA56
, 5F083MA06
, 5F083MA16
, 5F083MA17
, 5F083MA18
, 5F083MA19
, 5F083MA20
, 5F083NA01
, 5F083NA08
, 5F083PR40
, 5F083ZA28
引用特許:
出願人引用 (2件)
審査官引用 (18件)
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