特許
J-GLOBAL ID：200903010662364917

半導体パッケージおよびその製造方法

発明者：
飯島 隆廣

飯島 隆廣 について

, 
六川 昭雄

六川 昭雄 について


出願人/特許権者：
新光電気工業株式会社

新光電気工業株式会社 について


代理人 (1件)： 綿貫 隆夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-341643
公開番号（公開出願番号）：特開2003-142627
出願日： 2001年11月07日
公開日（公表日）： 2003年05月16日
要約：
【要約】【課題】 基板に容易にキャパシターを搭載することを可能にして電源電圧の変動を抑えるとともに、キャパシターと接続端子とを接続する配線長を最短にしてインダクタンスを下げることにより高周波特性の優れた半導体パッケージとして提供する。【解決手段】 電源電圧の変動を抑制するキャパシター30を搭載して成る半導体パッケージにおいて、前記キャパシター30が、基板22を厚さ方向に貫通して設けた装着孔に、一端側で半導体素子10の接続端子10aに接続される導体線32と、導体線32に所定の厚さで被覆された高誘電体材34と、高誘電体材34の外周面と前記装着孔の内壁面との間に配置される導電層36とが、前記導体線32を芯線とする同軸構造に形成されて搭載されている。
請求項（抜粋）：
電源電圧の変動を抑制するキャパシターを搭載して成る半導体パッケージにおいて、前記キャパシターが、基板を厚さ方向に貫通して設けた装着孔に、一端側で半導体素子の接続端子に接続される導体線と、導体線に所定の厚さで被覆された高誘電体材と、高誘電体材の外周面と前記装着孔の内壁面との間に配置される導電層とが、前記導体線を芯線とする同軸構造に形成されて搭載されていることを特徴とする半導体パッケージ。
IPC (2件)：
H01L 23/12 ,  H01L 23/12 301
FI (2件)：
H01L 23/12 301 L ,  H01L 23/12 B
引用特許：
出願人引用 (6件)
  • 多層配線基板
    公報種別：公開公報   出願番号：特願平3-328711   出願人：日本電気株式会社
  • 特開平3-248595
  • 電子装置実装基板及びその製造方法
    公報種別：公開公報   出願番号：特願2000-168836   出願人：富士通株式会社
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審査官引用 (3件)

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