特許
J-GLOBAL ID：200903010818385707

半導体装置および半導体装置製造方法

発明者：
佐本 典彦

佐本 典彦 について

, 
分島 彰男

分島 彰男 について

, 
牧野 洋一

牧野 洋一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-163718
公開番号（公開出願番号）：特開2000-353708
出願日： 1999年06月10日
公開日（公表日）： 2000年12月19日
要約：
【要約】【課題】 本発明は、微細ゲート電極形成時の歩留まり低下の回避および高周波特性の向上の両立を図る半導体装置および半導体装置製造方法を提供することを課題とする。【解決手段】 ゲート抵抗を低減する断面T字型ゲート電極において、ゲート電極と半導体基板の間にゲート電極を保持するため形成する絶縁膜をゲート電極の幅(長手方向)において部分的に除去する。かかる構造においては、ゲート電極の保持を行うと同時に部分的に絶縁膜が残存しているため、ゲート電極形成時におけるゲート歩留まりを低減することなく、ゲート寄生容量を低減し、高周波特性を向上させる効果をもたらす。
請求項（抜粋）：
微細ゲート電極形成時の歩留まり低下の回避および高周波特性の向上の両立を図る半導体装置であって、ゲート抵抗の低減された断面T字型ゲート電極を絶縁膜材料にて保持するゲート支持パターンを有し、前記ゲート電極を支持する部分と前記ゲート電極を支持しない部分が当該ゲート電極のゲート幅方向に存在するように構成されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/338 ,  H01L 29/812
Fターム (17件)：
5F102FA00 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GR04 ,  5F102GR09 ,  5F102GR11 ,  5F102GS02 ,  5F102GS04 ,  5F102GS07 ,  5F102GS09 ,  5F102GT03 ,  5F102GV01 ,  5F102GV05 ,  5F102HC15 ,  5F102HC18
引用特許：
審査官引用 (8件)
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