特許
J-GLOBAL ID:200903011383220553

CRC符号生成回路及びCRCエラー検出回路

発明者:
出願人/特許権者:
代理人 (1件): 畑 泰之
公報種別:公開公報
出願番号(国際出願番号):特願平11-206526
公開番号(公開出願番号):特開2001-036414
出願日: 1999年07月21日
公開日(公表日): 2001年02月09日
要約:
【要約】【課題】 生成多項式をプログラマブルに選択可能な、複数ビット毎の処理を実現するCRC符号生成回路およびCRCエラー検出回路を提供するものである。【解決手段】 直前までの入力データに対し求められている剰余を入力ビット数分だけシフトした多項式と、入力複数ビットに対応した多項式とを排他論理和として加算して得られる多項式を、生成多項式の次数より小さい多項式部分と、その次数以上の多項式部分とに分割する。生成多項式の次数以上の多項式部分を更に分割し、その分割した多項式部分の係数(0または1)の組み合わせに対応した(生成多項式で割った)剰余をテーブル引きにより求める。このテーブル引きによって得られた(次数以上の分割した多項式部分の)各剰余と、生成多項式の次数より小さい多項式部分を排他論理和として加算する。加算して得られた結果が、そのときの入力データまでの剰余となる。以上の処理を、すべてのデータを入力するまで続けることによって、最終的な剰余が求められる。
請求項(抜粋):
剰余をラッチするmビットの剰余レジスタと、入力データnビットと該剰余レジスタの上位nビットの排他論理和をとる排他論理和部と、該排他論理和をとったデータを分割する分割部と、前記分割されたデータに対応する剰余が格納されているテーブル、該テーブルから選んだ各各の剰余の排他論理和をとるExclusive_OR部と、該Exclusive_OR部から出力されるデータmビットの上位nビットと前記剰余レジスタの下位m-nビットを具備し、前記テーブルを所望の生成多項式に対応したものと置き換えることにより、プログラマブルに生成多項式を選択することが可能であるCRC符号生成回路。
IPC (2件):
H03M 13/09 ,  G06F 11/10 330
FI (2件):
H03M 13/09 ,  G06F 11/10 330 A
Fターム (12件):
5B001AA04 ,  5B001AB01 ,  5B001AD06 ,  5B001AE02 ,  5J065AA01 ,  5J065AB01 ,  5J065AC02 ,  5J065AD04 ,  5J065AG01 ,  5J065AH04 ,  5J065AH05 ,  5J065AH06
引用特許:
審査官引用 (9件)
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