特許
J-GLOBAL ID：200903012029452575
CMOS入力バッファ保護回路を含む集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平11-120168
公開番号（公開出願番号）：特開平11-355117
出願日： 1999年04月27日
公開日（公表日）： 1999年12月24日
要約：
【要約】【課題】 信号バスに現れる高電圧信号(5V)から、入力バッファを保護する低電圧(3.3V)CMOS入力バッファ保護回路を提供する。【解決手段】 本発明の低電圧CMOS入力バッファ保護回路は、電力が与えられないとき(すなわちVDDが存在しないとき)には、保護回路は、電流を引き出さないホットプラガブル状態にある。さらに本発明の回路は、CMOS伝送ゲートを有し、必要な保護を提供するオンチップで生成された基準電圧を用いる。
請求項（抜粋）：
CMOS入力バッファ保護回路を含む集積回路において、第1Pチャネルデバイス(26)と第3Nチャネルデバイス(28)を含む伝送ゲートと、前記デバイス(26,28)のドレインは互いに接続されて伝送ゲートの入力(C)を構成し、前記デバイス(26,28)のソースは互いに接続されて伝送ゲートの出力(B)を構成し、前記第3Nチャネルデバイス(28)のゲートは、第1基準電圧(VDD2)に維持され、ゲートが回路基準電圧VDDに維持され、ソースが接地(VSS)に接続される、第2Nチャネルデバイス(24)と、ゲートが第1の生成された基準電圧(VDD2)に維持され、ソースが前記第2Nチャネルデバイス(24)のドレインに接続され、ドレインが前記第1のPチャネルデバイス(26)のゲートに接続される、第1Nチャネルデバイス(22)と、ゲートが第1基準電圧以下の第2基準電圧(VD2P)に維持され、ドレインが前記伝送ゲートの入力(C)に接続される第2Pチャネルデバイス(32)と、前記伝送ゲートの入力(C)とバス基準電圧(PAD)の間に接続される抵抗(34)と、からなり、前記VDDが存在する間、PAD<VDD、VDD2=VDDで、伝送ゲート(26,28)がオン状態であることを特徴とするCMOS入力バッファ保護回路を含む集積回路。
IPC (3件)：
H03K 19/003
, H03K 17/08
, H03K 19/0175
H03K 19/003 E
, H03K 17/08 C
, H03K 19/00 101 K
