特許
J-GLOBAL ID：200903032224550191
CMOS高電圧駆動出力バッファ回路を有する集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平11-120169
公開番号（公開出願番号）：特開平11-355118
出願日： 1999年04月27日
公開日（公表日）： 1999年12月24日
要約：
【要約】【課題】 低電圧3.3VのCMOS技術で形成できるが、高電圧5Vに耐え、パワーが加えられていない状態(即ち、VDDが存在しない状態)において、電流を取り出すことのないCMOS出力バッファ保護回路を提供する。【解決手段】 本発明の駆動回路は、伝送ゲート66,67とクランピングトランジスタ52,54が必要な保護を与えるために、出力バッファ10の周囲に配置されている。さらにPチャネルデバイス用のバックゲートバイアス生成器100を有し、ホットプラガブルな状態に耐えるようにしている。
請求項（抜粋）：
CMOS高電圧駆動出力バッファ回路を有する集積回路において、接地電位(VSS)と高基準電位(VDD5)との間に配置され、複数の中間基準電位VL1,VL2,VL3,VH1,VH2,VH3を生成する抵抗ディバイダツリー(12)と、ここで、前記中間基準電位VL3は、高基準電位VDD5の1/3の電位であり、入力信号を受領し、一連のインバータ段からなる傾斜インバータチェーンネットワーク(36)と、各インバータ段は、前記抵抗ディバイダツリーより生成された一対の基準電位(VL1とVH1,VL2とVH2,VL3とVH3)によりバイアスされ、入力信号の一対の出力P,Nを生成し、駆動回路(50)と、からなり、前記駆動回路は、第1のクランプ用Pチャネルデバイス(52)と伝送ゲート(66,67)と、前記伝送ゲートの入力は、前記テーパーインバータチェーンからの出力信号Pに接続され、前記伝送ゲートの出力は、前記第1Pチャネルデバイス(52)のゲートに接続され、第2のクランプ用Pチャネルデバイス(54)と一対のNチャネルデバイス(72,74)と、前記一対のNチャネルデバイス(72,74)は、前記第2Pチャネルデバイス(54)のゲートと、VL3の中間基準電位との間に直列に接続され、前記第2Pチャネルデバイス(54)のソースは、前記第1Pチャネルデバイス(52)のドレインに接続されノードCを規定し、前記第2Pチャネルデバイス(54)のドレインは、PAD電位に接続され、前記一対のNチャネルデバイス(72,74)の第1Nチャネルデバイス(72)のゲートは基準電位VDDにより制御され、ここでVDD<VDD5で、前記第2Nチャネルデバイス(74)のゲートは、電位VDD2により制御され、ここでVDD2はPADが存在しない場合にはPADから所定の電位低下として規定され、VDDが存在する場合にはVDD2=VDDであり、前記第2のクランプ用Pチャネルデバイス(54)のゲートと、PAD電位との間に直列に接続される第3のPチャネルデバイス(76)と第4のPチャネルデバイス(78)と、前記第3Pチャネルデバイス(76)のゲートは、基準電位TUB1に接続され、ここでVDD5が存在する場合にはTUB1=VDD5であり、VDD5が存在しない場合にはTUB1=VDD2であり、前記第4Pチャネルデバイス(78)のゲートは電位VDD2に接続され、前記第3と第4のPチャネルデバイス(76,78)は、VDDが存在しない場合には第2Pチャネルデバイスをターンオフし、第5Pチャネルデバイスと第6Pチャネルデバイスと、を有し、前記第5と第6のPチャネルデバイス(68,70)のゲートは、VDD5により制御され、前記第5と第6のPチャネルデバイスのソースは電圧VDD2に接続され、前記第5Pチャネルデバイス(68)のドレインは、前記第1Pチャネルデバイス(52)のゲートに接続され、前記第6Pチャネルデバイス(70)のドレインは、ノードCに接続され、前記第5と第6のPチャネルデバイスは、VDD5が存在しない場合にはターンオン状態になり、VDD5が存在する場合には第1のPチャネルデバイスのゲートとノードCを生成電圧VDD2にクランプすることを特徴とするCMOS高電圧駆動出力バッファ回路を有する集積回路。
IPC (3件)：
H03K 19/003
, H03K 17/08
, H03K 19/0175
H03K 19/003 E
, H03K 17/08 C
, H03K 19/00 101 F
