CMOS出力バッファ保護回路を有する集積回路

発明者： , , ,
出願人/特許権者：
代理人 (1件)：三俣弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平11-120167
公開番号（公開出願番号）：特開平11-355116
出願日： 1999年04月27日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】高電圧5Vに耐え低電圧3.3VのCMOS技術で形成でき、パワーが加えられていない状態(即ち、VDDが存在しない「ホットプラガブル」状態と称する))で、電流を取り出すことのないCMOS出力バッファ保護回路を提供する。【解決手段】本発明によれば、この保護回路においては基準電圧生成器を用いて基準電圧入力(VDD2)をCMOS出力バッファ保護回路に与え、電源電圧VDDと信号バス電圧(PAD)の両方が入力として存在する。この基準電圧生成器がVDDがある間VDDに等しい出力VDD2を与え、VDDが存在しない状態の時、VDD2をPAD電圧以下の所定の電圧に維持する。

請求項（抜粋）：

(A) その入力点での既知の基準電圧VDDに応答して、このVDDの反転値である出力電圧PGATEを与えるCMOSインバータ回路(22)と、(B) 保護回路(24)とを有するCMOS出力バッファ保護回路を有する集積回路において、前記保護回路(24)は、(B1) 第1Pチャネルデバイス(30)と第1Nチャネルデバイス(54)からなる伝送ゲートと、前記第1Pチャネルデバイス(30)のゲートは、前記インバータ回路(22)の出力電圧PGATEに保持され、第1Nチャネルデバイス(54)のゲートは、基地の基準電圧VDDに保持され、前記第1デバイス(30,54)のソースは互いに接続されて伝送ゲート入力を形成し、出力バッファ回路(ノードB)からの論理信号出力に応答し、前記第1デバイス(30,54)のドレインは互いに接続されて伝送ゲート出力(ノードG)を形成し、VDDが存在するときには、第1デバイス(30,54)はターンオフして、VDD-Vtn以上の電圧が出力バッファ内に戻ることを阻止し、ここでVtnはNチャネルデバイスのしきい値電圧であり、(B2) 前記伝送ゲート出力に接続されたゲートを有し、ソースがVDDにバイアスされる第2Pチャネルデバイス(32)と、(B3) 第2Nチャネルデバイス(36)と第3Nチャネルデバイス(38)の直列接続と、第2Nチャネルデバイス(36)のドレインは関連する出力バッファからの論理信号入力(STN)を受領するよう接続され、前記第2NチャネルデバイスのゲートはVDDに保持され、そのソースは第3Nチャネルデバイス(38)のドレインに接続され、第3Nチャネルデバイスのゲートは所定の電圧VDD2に保持され、(B4) そのソースが第2Pチャネルデバイス(32)のドレインに接続され、そのドレインがバス基準電圧(PAD)に接続される第3Pチャネルデバイス(40)と、この第3のPチャネルデバイス(40)のゲートは、前記第3Nチャネルデバイス(38)のソースに接続され、(B5) そのドレインが電圧VDD2に接続され、そのゲートが基準電圧VDDに保持される第4Pチャネルデバイス(52)と、この第4のPチャネルデバイス(52)のソースは、伝送ゲートの出力に接続され、(B6) そのドレインが電圧VDD2に接続され、そのゲートが基準電圧VDDに保持される第5Pチャネルデバイス(52)と、前記第5Pチャネルデバイス(52)のソースは、第2のPチャネルデバイス(32)のドレインに接続され、(B7) そのゲートがVDD2でバイアスされ、そのソースが第3のNチャネルデバイス(38)のソースに接続される第6Pチャネルデバイス(44)と、前記第6のPチャネルデバイス(44)のドレインは、バス基準電圧PADに接続され、を有し、前記PADがVDD2以上のときには、第6Pチャネルデバイス(44)はターンオンし、その結果第3Pチャネルデバイス(40)がターンオフすることを特徴とするCMOS出力バッファ保護回路を有する集積回路。

IPC (3件)：

H03K 19/003 , H03K 17/08 , H03K 19/0175

FI (3件)：

H03K 19/003 E , H03K 17/08 C , H03K 19/00 101 F

引用特許：

出願人引用 (9件)

混合電圧システムのための出力ドライバ
公報種別：公開公報出願番号：特願平8-286429 出願人：ヒュンダイエレクトロニクスアメリカインコーポレイテッド
耐電圧性出力バッファ
公報種別：公開公報出願番号：特願平11-004796 出願人：ルーセントテクノロジーズインコーポレーテッド
特開昭64-072618

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