特許
J-GLOBAL ID：200903012719708726

半導体装置およびその製造方法、半導体集積回路およびその製造方法

発明者：
林 政男

林 政男 について

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江間 泰示

江間 泰示 について

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大川 成実

大川 成実 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平11-042291
公開番号（公開出願番号）：特開2000-188383
出願日： 1999年02月19日
公開日（公表日）： 2000年07月04日
要約：
【要約】【課題】 DRAMにおいてメモリセル領域と周辺領域との間の段差を減少させ、周辺領域にキャパシタを有するアナログ回路を、集積密度を犠牲にすることなく、また工程数を増加させることなく形成する。【解決手段】 メモリセルキャパシタを形成するに先立ち、層間絶縁膜の周辺領域対応部分を保護し、メモリセル領域対応部分をエッチバックしておく。また、周辺回路中のキャパシタを、メモリセル領域のコンタクトホールにおいて側壁絶縁膜を形成する絶縁膜により形成する。
請求項（抜粋）：
第1の領域と第2の領域とが画成された基板と、前記基板上に、前記第1および第2の領域を覆うように形成された層間絶縁膜と、前記第1の領域中において前記層間絶縁膜上に形成されたキャパシタと、前記第1の領域中には、前記第2の領域との境界部に沿って、前記層間絶縁膜中に、前記第2の領域における前記層間絶縁膜の表面よりも低い溝面で画成される段差部とを含むことを特徴とする半導体装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8234 ,  H01L 27/06
FI (3件)：
H01L 27/10 681 F ,  H01L 27/06 102 A ,  H01L 27/10 621 B
Fターム (27件)：
5F048AB01 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BC06 ,  5F048BE02 ,  5F048BF02 ,  5F048BG01 ,  5F048BG12 ,  5F048BG14 ,  5F083AD22 ,  5F083AD42 ,  5F083JA04 ,  5F083KA01 ,  5F083MA02 ,  5F083MA06 ,  5F083MA20 ,  5F083NA01 ,  5F083NA02 ,  5F083PR05 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA12 ,  5F083ZA28
引用特許：
審査官引用 (7件)
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