特許
J-GLOBAL ID：200903012736995933

半導体記憶装置

発明者：
早野 仁紀

早野 仁紀 について

, 
前田 恭宏

前田 恭宏 について


出願人/特許権者：
日本電気アイシーマイコンシステム株式会社

日本電気アイシーマイコンシステム株式会社 について

, 
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-286607
公開番号（公開出願番号）：特開平10-135422
出願日： 1996年10月29日
公開日（公表日）： 1998年05月22日
要約：
【要約】【課題】半導体チップ面積を縮小すると共にセンス増幅器の動作の安定を図った半導体記憶装置を提供する。【解決手段】2個のスイッチングトランジスタQ1a、Q1bに挟まれた領域内で、NMOSフリップフロップ回路11とPMOSフリップフロップ回路12との間に列選択回路13を配置して、NMOSフリップフロップ回路11がPMOSフリップフロップ回路12と隣り合わないようにする。
請求項（抜粋）：
第1および第2のメモリセルアレイと、前記第1および第2のメモリセルアレイに対しそれぞれ第1および第2のスイッチング用絶縁ゲート電界効果トランジスタを介して接続された共通のセンス増幅器とを有し、前記共通のセンス増幅器がNチャネル絶縁ゲート電界効果トランジスタによる第1のフリップフロップ回路とPチャネル絶縁ゲート電界効果トランジスタによる第2のフリップフロップ回路とから構成された半導体記憶装置において、前記第1および第2のフリップフロップ回路いずれもが前記第1のスイッチング用絶縁ゲート電界効果トランジスタと前記第2のスイッチング用絶縁ゲート電界効果トランジスタとの間に位置し、かつ前記第1のフリップフロップ回路と前記第2のフリップフロップ回路との間には他の回路が配置されていることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  G11C 11/401
FI (2件)：
H01L 27/10 681 G ,  G11C 11/34 362 B
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM