特許
J-GLOBAL ID:200903013010336171
画素回路および表示装置
発明者:
,
,
出願人/特許権者:
代理人 (1件):
船橋 國則
公報種別:公開公報
出願番号(国際出願番号):特願2004-036504
公開番号(公開出願番号):特開2005-227562
出願日: 2004年02月13日
公開日(公表日): 2005年08月25日
要約:
【課題】キャパシタ(画素容量)の容量と駆動トランジスタのゲート・ソース間容量との和がスイッチングトランジスタの寄生容量よりも小さいと、駆動トランジスタのソース電位の変化量により当該駆動トランジスタのゲート・ソース間電位の値が変化してしまい、所望の発光が望めない。【解決手段】駆動トランジスタであるTFT22のゲート・ソース間にキャパシタ23を接続するとともに、TFT22のソースをスイッチングトランジスタであるTFT25を介して接地電位GNDに選択的に接続する構成の画素回路11において、レイアウト上、有機EL素子21のアノード電極層211とキャパシタ23を形成するキャパシタ形成層231,232とをオーバーラップさせた構造とする。【選択図】図10
請求項(抜粋):
一端が第1の電源電位に接続された電気光学素子と、
前記電気光学素子の他端と第2の電源電位との間に接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続された第1のキャパシタと、
前記駆動トランジスタのゲートに対して輝度情報に応じた信号を選択的に取り込む第1のスイッチングトランジスタと、
前記駆動トランジスタのソースと第3の電源電位との間に接続された第2のスイッチングトランジスタとを有し、
前記電気光学素子の前記一端側の層と前記第1のキャパシタを形成するキャパシタ形成層とがオーバーラップしている
ことを特徴とする画素回路。
IPC (5件):
G09G3/30
, G09F9/30
, G09F9/35
, G09G3/20
, H05B33/14
FI (10件):
G09G3/30 J
, G09F9/30 338
, G09F9/30 365Z
, G09F9/35
, G09G3/20 611H
, G09G3/20 624B
, G09G3/20 641D
, G09G3/20 642A
, G09G3/20 670J
, H05B33/14 A
Fターム (27件):
3K007AB02
, 3K007AB17
, 3K007BA06
, 3K007DB03
, 3K007GA00
, 3K007GA04
, 5C080AA06
, 5C080BB05
, 5C080DD05
, 5C080DD22
, 5C080DD29
, 5C080EE28
, 5C080FF11
, 5C080JJ02
, 5C080JJ03
, 5C080JJ04
, 5C080JJ05
, 5C080JJ06
, 5C094AA04
, 5C094AA23
, 5C094AA53
, 5C094AA55
, 5C094BA03
, 5C094BA29
, 5C094BA43
, 5C094CA19
, 5C094DA20
引用特許:
出願人引用 (2件)
審査官引用 (7件)
全件表示
前のページに戻る