特許
J-GLOBAL ID：200903013112979840
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-033036
公開番号（公開出願番号）：特開平11-233743
出願日： 1998年02月16日
公開日（公表日）： 1999年08月27日
要約：
【要約】【課題】消去動作時にメモリセルのスレシホールド電圧を低い値に設定しても、読出し動作時のリーク電流を小さくできる不揮発性半導体記憶装置を提供すること。【解決手段】P型シリコン基板1の表面にN型ウェル2を形成し、このN型ウェル2の表面にトレンチ3により互いに電気的に分離された複数のP型ウェル4を形成する。これらのPウェル4に複数のメモリセルをそれぞれ形成する。さらに各P型ウェル4の表面にバイアス回路と接続するP型コンタクト層5をそれぞれ形成する。このバイアス回路は、読出し動作時に、選択メモリセルのN型ソース拡散層7が含まれていないP型ウェル4とP型シリコン基板1との間に逆バイアス電圧を選択的に印加できるものとする。
請求項（抜粋）：
半導体基板と、この半導体基板にアレイ状に形成され、ソースおよびドレイン電極と制御ゲート電極を有する電気的消去可能な複数のメモリセルと、前記複数のメモリセルの制御ゲート電極のうちの一部が共通に接続された第1の配線を複数有し、かつ前記複数のメモリセルの制御ゲート電極が前記複数の第1の配線のうちのいずれか1つに接続されてなる第1の配線群と、前記複数のメモリセルのドレイン電極のうちの一部が共通に接続された第2の配線を複数有し、かつ前記複数のメモリセルの前記ドレイン電極が前記複数の第2の配線のうちのいずれか1つに接続されてなる第2の配線群と、前記複数のメモリセルのソース電極のうちの一部が形成されるとともに、互いに電気的に分離された前記ソースおよびドレイン電極と逆導電型のウェルを複数有し、かつ前記複数のメモリセルの前記ソース電極が前記複数のウェルのいずれか1つに形成されてなるウェル群とを具備してなり、前記複数の第1の配線のうち、情報を読み出すべきメモリセルの制御ゲート電極が接続された第1の配線に所定レベルのゲート電圧を印加することにより、前記情報を読み出すべきメモリセルを選択状態にして情報の読出しを行なう読出し動作時に、前記複数のウェルのうち、前記情報を読み出すべきメモリセルのソース電極が形成されず、かつ前記情報を読み出すメモリセルと前記第2の配線を共有するメモリセルのソース電極が形成されているウェルと前記半導体基板との間に逆バイアス電圧が選択的に印加されることを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
H01L 27/115
, G11C 16/02
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 613
, H01L 29/78 371
