特許

J-GLOBAL ID：200903013198394327

半導体装置の製造方法

発明者： 松田 聡
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-269483
公開番号（公開出願番号）：特開2002-083956
出願日： 2000年09月06日
公開日（公表日）： 2002年03月22日
要約：

【要約】【課題】 MISFETのチャネル領域において不純物プロファイルの大きな変動を招くことなく、半導体基板面との界面構造が安定で膜質の良好なゲート絶縁膜を得ることができる半導体装置の製造方法の提供。【解決手段】 Si基板21の表面に膜厚1nm程度の熱酸化膜28を形成した後、熱酸化膜を介してn型の不純物としてのAs(ヒ素)とp型のカウンタ不純物としてのB(ボロン)を、それぞれ基板内にイオン注入したうえで注入された各不純物を活性化し、次いで熱酸化膜上に高誘電体膜からなる絶縁膜29を堆積してゲート絶縁膜を得る。

請求項（抜粋）：

半導体基板上に形成されたMISFETを具備する半導体装置の製造方法であって、前記半導体基板上に絶縁薄膜を形成して基板面を保護する成膜工程と、少なくとも前記MISFETのチャネル領域となる前記半導体基板内に前記絶縁薄膜を介して不純物を注入するイオン注入工程と、前記イオン注入工程の後前記絶縁薄膜上に絶縁膜を堆積する膜堆積工程とを備え、前記絶縁薄膜及び前記絶縁膜の積層膜が前記MISFETのゲート絶縁膜とされることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092

FI (3件)：

H01L 29/78 301 H ,  H01L 27/08 321 C ,  H01L 29/78 301 G

Fターム (38件)：

5F040DA00 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC08 ,  5F040EC12 ,  5F040ED01 ,  5F040ED03 ,  5F040ED05 ,  5F040EE05 ,  5F040EF02 ,  5F040EK01 ,  5F040EK05 ,  5F040EL02 ,  5F040FA02 ,  5F040FA07 ,  5F040FB02 ,  5F040FB04 ,  5F040FB05 ,  5F040FC02 ,  5F040FC19 ,  5F048AA01 ,  5F048AB03 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BD04 ,  5F048BD05 ,  5F048BE03 ,  5F048BG12 ,  5F048BG14 ,  5F048DA27