特許
J-GLOBAL ID:200903014335868460
トップゲート薄膜トランジスタおよびその製造方法
発明者:
出願人/特許権者:
代理人 (1件):
沢田 雅男
公報種別:公表公報
出願番号(国際出願番号):特願2001-540835
公開番号(公開出願番号):特表2003-515928
出願日: 2000年11月02日
公開日(公表日): 2003年05月07日
要約:
【要約】【課題】 レーザアニーリングプロセスの後、シリコンのアモルファス層が、ソースおよびドレイン電極6、8の表面上にとどまり、チャネル12cに増大した抵抗を与えると言うトップゲート薄膜トランジスタの問題を解決すること。【解決手段】 トップゲート薄膜トランジスタを製造する方法は、ドープされたシリコンソースおよびドレイン領域(6a,8a)を絶縁基板(2)に形成するステップと、ソースおよびドレイン領域(6a,8a)が形成された基板(2)の面をプラズマ処理させてドープされた表面層を形成するステップとを有する。アモルファスシリコン層(12)は、ソースおよびドレイン領域(6a,8a)の間の少なくとも間隔の上にドープされた表面層に形成され、そして絶縁ゲート構造(14,16)が、アモルファスシリコン層(12)の上に形成される。ゲート導体によりシールドされていないアモルファスシリコン層の領域にレーザアニーリングが実行され、ポリシリコン部分(12a,12b)に不純物が拡散される。本発明の方法の場合、ドープされたシリコンソースおよびドレイン領域は、レーザアニーリングプロセスを使用して結晶化されるシリコン層の下にある。レーザアニーリングプロセスが、アモルファスシリコン層の全層厚にわたって結晶化させることが出来ることが判明している。これは、ドープされたソースおよびドレイン領域およびトランジスタの主基体を規定するシリコン層が同様の熱特性を有するからである。
請求項(抜粋):
ドープされたシリコンソースおよびドレイン領域を絶縁基板上に形成するステップと、 前記ソースおよびドレイン領域が形成される前記基板の前記面を、プラスマ処理し、その中に不純物原子が拡散されたドープされた表面層を形成するステップと、 前記ソースおよびドレイン領域との間の少なくとも前記間隔にわたって、前記ドープされた表面層上にアモルファスシリコン層を形成するステップと、 ゲート絶縁体と、前記ソースおよびドレイン領域の間の前記間隔よりより狭くパターン化されている上側ゲート導体とを有する前記アモルファスシリコン層にわたって絶縁ゲート構造を形成するステップと、 前記ゲート導体によってシールドされていない前記アモルファスシリコン層の領域をレーザアニーリングして、前記不純物がその中に拡散された多結晶部分を形成するステップと を有するトップゲート薄膜トランジスタを製造する方法。
IPC (8件):
H01L 21/336
, G02F 1/1343
, G02F 1/136
, G02F 1/1368
, H01L 21/20
, H01L 21/225
, H01L 21/268
, H01L 29/786
FI (9件):
G02F 1/1343
, G02F 1/136
, G02F 1/1368
, H01L 21/20
, H01L 21/225 P
, H01L 21/268 F
, H01L 29/78 616 L
, H01L 29/78 616 U
, H01L 29/78 616 T
Fターム (44件):
2H092HA04
, 2H092JA24
, 2H092JA25
, 2H092JA34
, 2H092JA41
, 2H092KA04
, 2H092KA05
, 2H092KA10
, 2H092MA28
, 2H092MA29
, 2H092MA30
, 2H092PA01
, 5F052AA02
, 5F052BA17
, 5F052BB07
, 5F052DA02
, 5F052HA07
, 5F052JA01
, 5F110AA02
, 5F110AA03
, 5F110BB01
, 5F110CC06
, 5F110DD02
, 5F110DD13
, 5F110DD14
, 5F110EE03
, 5F110FF03
, 5F110GG02
, 5F110GG15
, 5F110GG35
, 5F110HJ01
, 5F110HJ16
, 5F110HK04
, 5F110HK06
, 5F110HK07
, 5F110HK09
, 5F110HK14
, 5F110HK21
, 5F110HK25
, 5F110HK35
, 5F110HK42
, 5F110PP03
, 5F110PP16
, 5F110QQ11
引用特許:
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