特許
J-GLOBAL ID：200903014644228157
マルチスレッド式マイクロプロセッサのスレッドにまたがるアウト・オブ・オーダー命令ディスパッチ
発明者：
,
出願人/特許権者：
代理人 (2件)：
山川 政樹
, 山川 茂樹
公報種別：公開公報
出願番号（国際出願番号）：特願2004-367833
公開番号（公開出願番号）：特開2005-182825
出願日： 2004年12月20日
公開日（公表日）： 2005年07月07日
要約：
【課題】チップ面積の実質的な増加を必要としない、実行パイプライン内のバブルの発生を効果的かつ効率的に減らす実行コア・アーキテクチャを提供すること。【解決手段】グラフィックス・プロセッサなどのマルチスレッド式マイクロプロセッサの命令ディスパッチがスレッドの間の順序によって制限されない。命令は、スレッドのそれぞれからの命令を記憶する命令バッファにフェッチされる。ディスパッチ回路はバッファ内のどの命令が実行の準備ができているかどうかを判定し、準備ができた命令を実行のために発行する。あるスレッドからの命令を、別のスレッドからの命令の前に、どちらの命令が最初にバッファにフェッチされたかに無関係に発行する。特定のスレッドからの命令が発行されろと、フェッチ回路は、そのスレッドからの次の命令によって、使用可能なバッファ充てんする。【選択図】図1
請求項（抜粋）：
複数のスレッドの並列処理のために構成されたマイクロプロセッサであって、各スレッドが命令のシーケンスを含み、
前記複数のスレッドのすべてに関する命令を実行するように構成された実行モジュールと、
それぞれが前記複数のスレッドのそれぞれの1つに関連する複数のストレージ・ロケーションを含む命令バッファと、
前記命令バッファの前記関連するストレージ・ロケーションが使用可能であるかどうかに少なくとも部分的に基づいて前記複数のスレッドの1つを選択し、前記複数のスレッドの前記選択された1つの前記シーケンス内の次の命令を前記命令バッファにフェッチするように構成されたフェッチ回路と、
前記命令バッファの前記記憶された命令のうちのどれが、実行の準備ができているかを判定し、実行モジュールに発行される準備のできている命令の1つを選択するように構成されたディスパッチ回路と
を含むマイクロプロセッサ。
IPC (2件)：
FI (3件)：
G06F9/46 410
, G06F9/38 310A
, G06F9/38 310F
5B013AA01
, 5B013AA05
, 5B013AA20
