特許
J-GLOBAL ID：200903014737285720
集積回路のタイミング不良改善装置、並びに、集積回路のタイミング不良診断装置および方法、並びに、集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願2006-295943
公開番号（公開出願番号）：特開2008-111772
出願日： 2006年10月31日
公開日（公表日）： 2008年05月15日
要約：
【課題】複数の処理コアを有しロジックは正常であるがタイミング不良であると診断された集積回路の不良位置もしくは不良数を診断できるようにし、さらに、タイミング不良の位置や数に基づいて当該タイミング不良を改善できるようにする。【解決手段】第1クロック信号に基づいて参照用処理コア部10を動作させて参照用論理回路20aから参照用取出スキャンチェイン12に取り込まれた値と、第2クロック信号に基づいて試験対象処理コア部20を動作させて試験対象論理回路20aから試験対象取出スキャンチェイン22に取り込まれた値とを比較する比較部51と、この比較部51による比較結果に基づいて、試験対象論理回路20aのタイミング不良を診断する診断部54と、タイミング不良があると診断されると第2クロック信号の第二の周期もしくは遅延量の少なくとも一方を調整する調整部56とをそなえて構成する。【選択図】図1
請求項（抜粋）：
同一論理の論理回路を複数有する集積回路のタイミング不良改善装置であって、
該複数の論理回路に入力される試験パターンを生成するパターン生成部と、
該パターン生成部によって生成された該試験パターンを該複数の論理回路にそれぞれ入力する複数の入力スキャンチェインと、
該試験パターンに対する該複数の論理回路からの値をそれぞれ取り出す複数の取出スキャンチェインと、
該複数の論理回路のうちの参照用として機能する一の参照用論理回路、並びに、当該参照用論理回路に対応する該入力スキャンチェイン、および、該取出スキャンチェイン(以下、参照用取出スキャンチェインという)を有する参照用処理コア部に第一の周期の第1クロック信号を印加する第1クロック信号印加部と、
該複数の論理回路のうちの試験対象として機能する試験対象論理回路、並びに、当該試験対象論理回路に対応する該入力スキャンチェイン、および、該取出スキャンチェイン(以下、試験対象取出スキャンチェインという)を有する試験対象処理コア部に該第一の周期とは異なる第二の周期の第2クロック信号を印加する第2クロック信号印加部と、
該第1クロック信号印加部によって印加された該第1クロック信号に基づいて該参照用処理コア部を動作させて該参照用論理回路から該参照用取出スキャンチェインに取り込まれた値と、該第2クロック信号印加部によって印加された該第2クロック信号に基づいて該試験対象処理コア部を動作させて該試験対象論理回路から該試験対象取出スキャンチェインに取り込まれた値とを比較する比較部と、
該比較部による比較結果に基づいて、該試験対象論理回路のタイミング不良を診断する診断部と、
該診断部によって該タイミング不良があると診断されると、当該タイミング不良を改善すべく、該第2クロック信号印加部によって該試験対象処理コア部に印加される該第2クロック信号の該第二の周期もしくは遅延量の少なくとも一方を調整する調整部とをそなえて構成されていることを特徴とする、集積回路のタイミング不良改善装置。
IPC (4件)：
G01R 31/28
, G01R 31/318
, H01L 21/822
, H01L 27/04
G01R31/28 G
, G01R31/28 Q
, H01L27/04 T
2G132AA00
, 2G132AC05
, 2G132AC14
, 2G132AG05
, 2G132AK07
, 2G132AK09
, 2G132AK23
, 2G132AL09
, 2G132AL11
, 2G132AL12
, 5F038CD09
, 5F038DF01
, 5F038DF04
, 5F038DT06
, 5F038DT15
, 5F038DT16
, 5F038DT17
, 5F038EZ09
, 5F038EZ20
