特許
J-GLOBAL ID：200903015187165329
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願2003-401316
公開番号（公開出願番号）：特開2005-166788
出願日： 2003年12月01日
公開日（公表日）： 2005年06月23日
要約：
【課題】 ルテニウム膜を上部電極に用いたMIM型キャパシタにおいて、上部電極のルテニウム膜の酸化に起因してキャパシタのリーク電流が増大しないMIM型キャパシタの製造方法を提供する。【解決手段】 上部電極のルテニウム膜に密着して、該ルテニウム膜に損傷を与えること無く上部電極保護膜を形成した後、上部電極をエッチング加工することを特徴とする。【選択図】 図1
請求項（抜粋）：
半導体基板の一主面上に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETのソース、ドレインの一方に電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルからなる半導体装置の製造方法であって、
容量絶縁膜を形成する工程と、
上部電極膜を形成する工程と、
該上部電極膜に密着して上部電極保護膜を形成する工程と、
該上部電極保護膜と該上部電極膜を上部電極形状にエッチング加工する工程とを、
有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L21/8242
, C23C16/40
, H01L21/316
, H01L27/108
H01L27/10 651
, C23C16/40
, H01L21/316 X
, H01L27/10 621B
, H01L27/10 621C
4K030AA11
, 4K030AA14
, 4K030BA42
, 4K030BA43
, 4K030CA04
, 4K030FA10
, 4K030JA01
, 4K030JA10
, 4K030LA15
, 5F058BA11
, 5F058BC03
, 5F058BF06
, 5F083AD21
, 5F083AD24
, 5F083AD42
, 5F083AD48
, 5F083AD49
, 5F083GA06
, 5F083JA02
, 5F083JA06
, 5F083JA14
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083PR21
, 5F083PR22
, 5F083PR33
出願人引用 (1件)
審査官引用 (7件)
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