エピレス基板における分離型の相補型MOS装置

発明者： , ,
出願人/特許権者：
代理人 (6件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
公報種別：公表公報
出願番号（国際出願番号）：特願2004-529364
公開番号（公開出願番号）：特表2005-536057
出願日： 2003年08月13日
公開日（公表日）： 2005年11月24日
要約：

半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。一群の実施例においては、上記分離構造は深い層および側壁部を含み、これらは一緒になってカップ状の構造を形成して、分離される半導体装置が中に形成可能な取囲まれた領域を取囲む。上記側壁部は、異なるエネルギでの一連のパルス的な打込みなどによって形成され、これにより重なり合う打込み領域からなる積層体が形成される。

請求項（抜粋）：

半導体装置の製造プロセスであって、エピタキシャル層を含まない、第1導電型の半導体基板を設ける工程と、横方向の次元で深い層の場所を規定する第1の開口部を有する第1のマスクを、前記基板の表面上に形成する工程と、前記深い層を形成するように前記第1の開口部を通じて第2導電型のドーパントを打込む工程と、前記横方向の次元で側壁部の場所を規定する第2の開口部を有する第2のマスクを、前記基板の前記表面上に形成する工程と、前記側壁部を形成するように前記第2の開口部を通じて前記第2導電型のドーパントを打込む工程とを備え、前記側壁部は前記深い層から前記基板の前記表面まで延び、前記深い層および前記側壁部は一緒になって分離領域を形成する、プロセス。

IPC (11件)：

H01L21/761 , H01L21/329 , H01L21/331 , H01L21/8222 , H01L21/8238 , H01L21/8249 , H01L27/06 , H01L27/08 , H01L27/092 , H01L29/732 , H01L29/861

FI (8件)：

H01L21/76 J , H01L27/08 331D , H01L27/08 321A , H01L27/06 321C , H01L27/06 101U , H01L29/72 P , H01L29/91 B , H01L29/91 D

Fターム (52件)：

5F003BA25 , 5F003BC08 , 5F003BJ01 , 5F003BJ12 , 5F003BJ15 , 5F003BP21 , 5F032AB01 , 5F032BA01 , 5F032BB06 , 5F032CA01 , 5F032CA03 , 5F032CA15 , 5F032CA17 , 5F032CA18 , 5F032CA24 , 5F032DA43 , 5F032DA60 , 5F048AA03 , 5F048AA04 , 5F048AA05 , 5F048AC03 , 5F048AC05 , 5F048AC10 , 5F048BA01 , 5F048BA02 , 5F048BA07 , 5F048BA12 , 5F048BA13 , 5F048BD05 , 5F048BE01 , 5F048BE03 , 5F048BE04 , 5F048BE09 , 5F048BF18 , 5F048BG12 , 5F048BH01 , 5F048CA01 , 5F048CA05 , 5F048CA07 , 5F048CA12 , 5F048CC13 , 5F082AA02 , 5F082AA08 , 5F082AA27 , 5F082BA02 , 5F082BA12 , 5F082BA47 , 5F082BC01 , 5F082BC09 , 5F082BC11 , 5F082EA02 , 5F082EA09

引用特許：

審査官引用 (8件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平9-041799 出願人：シャープ株式会社
特開昭59-023556
特開昭59-168676

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