IP機能ブロックのフレキシブルな配置のためのPLDアーキテクチャ

発明者： , , , , , , , ,
出願人/特許権者：
代理人 (1件)：山本秀策 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-118440
公開番号（公開出願番号）：特開2003-023083
出願日： 2002年04月19日
公開日（公表日）： 2003年01月24日
要約：

【要約】【課題】ベース信号のルーティングアーキテクチャを最適にするようにIP機能ブロックを配置できるPLDアーキテクチャを提供すること。【解決手段】本発明のプログラム可能な論理デバイス(PLD)は、アレイに構成された複数の論理素子(LE)と、LE間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャと、を備え、LEのアレイ内にはホールが形成され、ホールは、周辺部分および中央部分によって特徴付けられ、ベース信号のルーティングアーキテクチャは、ホールにおいて少なくとも部分的に中断され、PLDは、ホールの周辺部分内にインターフェース回路をさらに備え、インターフェース回路は、ホール内の回路を信号をルーティングするアーキテクチャに結合するように構成可能であり、PLDは、該ホール内にIP機能ブロックをさらに備え、インターフェース回路に電気的に結合される。

請求項（抜粋）：

プログラム可能な論理デバイス(PLD)であって、アレイに構成された複数の論理素子(LE)と、該LE間に信号をルーティングするための複数の信号ルーティング線を備えるベース信号のルーティングアーキテクチャと、を備え、該LEのアレイ内にはホールが形成され、該ホールは、周辺部分および中央部分によって特徴付けられ、該ベース信号のルーティングアーキテクチャは、該ホールにおいて少なくとも部分的に中断され、該PLDは、該ホールの周辺部分内にインターフェース回路をさらに備え、該インターフェース回路は、該ホール内の回路を該信号をルーティングするアーキテクチャに結合するように構成可能であり、該PLDは、該ホール内にIP機能ブロックをさらに備え、該インターフェース回路に電気的に結合される、プログラム可能な論理デバイス(PLD)。

IPC (2件)：

H01L 21/82 , H03K 19/173 101

FI (3件)：

H03K 19/173 101 , H01L 21/82 D , H01L 21/82 A

Fターム (15件)：

5F064AA07 , 5F064BB13 , 5F064DD04 , 5F064DD07 , 5F064DD14 , 5F064DD24 , 5F064DD25 , 5F064EE15 , 5F064HH12 , 5J042BA01 , 5J042CA00 , 5J042CA20 , 5J042CA27 , 5J042DA00 , 5J042DA06

引用特許：

審査官引用 (9件)

特開昭58-087644
特開平3-109766
プログラマブル論理集積回路
公報種別：公開公報出願番号：特願2000-083870 出願人：アルテラ・コーポレイション

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