本体スイッチ式SOI(絶縁体上シリコン)回路及びその形成方法

発明者： , , , , , , , ,
出願人/特許権者：
代理人 (1件)：坂口博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-078141
公開番号（公開出願番号）：特開2003-303898
出願日： 2000年04月18日
公開日（公表日）： 2003年10月24日
要約：

【要約】【課題】 FET素子しきい値電圧を上昇させるFET素子を有する、本体スイッチ式SOI CMOS回路を提供すること。【解決手段】 SOI素子を有する回路が、本体バイアス電圧信号をSOI素子本体に選択的に接続するスイッチを介して、本体バイアス電圧に接続される。NMOSまたはPMOS SOI素子が、本体スイッチ式SOI素子として使用され、FETがスイッチとして使用され、SOI素子のゲート端子がFET素子に接続される。SOI素子のゲートが、SOI素子への本体バイアス電圧信号のFETスイッチ接続を制御し、SOI素子のしきい値電圧を調整する。SOI素子を組み込む論理回路、及びSOI素子のための形成プロセスも同様に開示される。

請求項（抜粋）：

複数の本体スイッチ式SOI単位セルを含む相補パス・ゲート論理回路であって、第1のFET素子のゲートが第2のFET素子のゲートに接続される、各々が少なくとも2つのFET素子を含む、少なくとも4つの本体スイッチ式SOI単位セルと、第1の前記本体スイッチ式SOI単位セルに接続される第1の論理信号A入力手段と、前記第1の前記本体スイッチ式SOI単位セル、及び第2及び第3の前記本体スイッチ式SOI単位セルに接続される第2の論理信号B入力手段と、前記第3の本体スイッチ式SOI単位セルに接続される第3の論理信号NOTA入力信号手段と、前記第2の本体スイッチ式SOI単位セル及び第4の前記本体スイッチ式SOI単位セルに接続される第4の論理信号NOT B入力手段と、前記第1及び第2の本体スイッチ式SOI単位セルの出力に接続され、NOTQ=(NOT A)×(NOT B)出力論理信号を提供する第1のインバータ・バッファ回路と、前記第3及び第4の本体スイッチ式SOI単位セルの出力に接続され、Q=(A)×(B)出力論理信号を提供する第2のインバータ・バッファ回路とを含む、相補パス・ゲート論理回路。

IPC (7件)：

H01L 21/8234 , H01L 21/822 , H01L 27/04 , H01L 27/08 331 , H01L 27/088 , H01L 29/786 , H03K 19/094

FI (7件)：

H01L 27/08 331 E , H01L 27/08 102 A , H01L 27/04 M , H01L 27/08 102 J , H01L 29/78 613 A , H01L 29/78 614 , H03K 19/094 D

Fターム (51件)：

5F038BG09 , 5F038DF01 , 5F038DF17 , 5F038EZ06 , 5F038EZ13 , 5F038EZ20 , 5F048AB03 , 5F048AC01 , 5F048AC03 , 5F048AC04 , 5F048BA16 , 5F048BB05 , 5F048BB08 , 5F048BB12 , 5F048BB14 , 5F048BB15 , 5F048BC03 , 5F048BC18 , 5F048BF06 , 5F048BF15 , 5F048BF16 , 5F048BF17 , 5F048BF18 , 5F048BG07 , 5F048DA24 , 5F110AA08 , 5F110BB04 , 5F110CC02 , 5F110DD05 , 5F110DD11 , 5F110EE09 , 5F110EE31 , 5F110GG02 , 5F110GG23 , 5F110GG52 , 5F110HJ13 , 5F110HM15 , 5F110NN62 , 5F110NN65 , 5F110NN74 , 5F110NN75 , 5F110NN78 , 5J056AA00 , 5J056BB17 , 5J056BB18 , 5J056CC04 , 5J056DD13 , 5J056DD28 , 5J056EE04 , 5J056FF06 , 5J056KK02

引用特許：

審査官引用 (7件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平8-156957 出願人：株式会社東芝
特開平3-263369
特開平3-263369

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