特許
J-GLOBAL ID:200903017432502371

電子回路パターンの欠陥検査管理システム,電子回路パターンの欠陥検査システム及び装置

発明者:
出願人/特許権者:
代理人 (1件): 鈴木 市郎 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-294482
公開番号(公開出願番号):特開2002-323458
出願日: 2001年09月26日
公開日(公表日): 2002年11月08日
要約:
【要約】【課題】 検査対象領域を局所的に最適な検査条件で検査して虚報の低減,検査時間の短縮を図かり、検出欠陥数の爆発を回避して致命性欠陥の管理を容易にする。【解決手段】 設計情報サーバ2には、半導体ウエハのマスク作成時に用いられる汎用のレイアウトデータが蓄積されており、このレイアウトデータを参照してパターン検査装置1で検査する検査対象領域をセル部、非セル部の部分検査領域に分割し、各部分検査領域毎に検査パラメータを設定する。欠陥レビュー装置8は、パターン検査装置1の検査結果を取り込むが、欠陥画像を取り込む際、その欠陥がセル部,非セル部,パターン密集部などのいずれに発生したものであるかをレイアウトデータに基づいて判定し、その判定結果に応じてこの欠陥の撮影倍率などの検査パラメータを設定し、致命性の管理基準を設定する。
請求項(抜粋):
半導体ウエハ上に形成された電子回路パターンの欠陥検査管理システムにおいて、被検査対象領域を検査条件が異なる少なくとも2個以上の部分検査領域に分割する検査領域設定手段と、該検査領域設定手段によって設定された各部分検査領域に対して、検査条件を設定する検査条件設定手段と、該検査領域設定手段によって設定された各部分検査領域に対して、該検査条件設定手段によって設定した検査条件で検査を実行する検査実行手段とを有することを特徴とする電子回路パターンの欠陥検査管理システム。
IPC (5件):
G01N 21/956 ,  G01B 11/00 ,  G01B 11/30 ,  G01N 23/225 ,  H01L 21/66
FI (5件):
G01N 21/956 A ,  G01B 11/00 H ,  G01B 11/30 A ,  G01N 23/225 ,  H01L 21/66 J
Fターム (51件):
2F065AA03 ,  2F065AA49 ,  2F065BB02 ,  2F065BB03 ,  2F065CC19 ,  2F065DD04 ,  2F065DD06 ,  2F065FF42 ,  2F065FF61 ,  2F065PP12 ,  2F065QQ00 ,  2F065QQ04 ,  2F065QQ21 ,  2F065QQ23 ,  2F065QQ24 ,  2F065QQ25 ,  2F065QQ26 ,  2F065QQ36 ,  2F065RR09 ,  2F065SS02 ,  2F065SS03 ,  2F065SS13 ,  2G001AA03 ,  2G001BA07 ,  2G001CA03 ,  2G001FA06 ,  2G001GA06 ,  2G001GA07 ,  2G001KA03 ,  2G001LA11 ,  2G001MA05 ,  2G051AA51 ,  2G051AB07 ,  2G051EB01 ,  2G051FA01 ,  4M106AA01 ,  4M106AA02 ,  4M106AA04 ,  4M106BA02 ,  4M106BA04 ,  4M106CA38 ,  4M106CA39 ,  4M106CA41 ,  4M106DJ18 ,  4M106DJ19 ,  4M106DJ20 ,  4M106DJ21 ,  4M106DJ23 ,  4M106DJ26 ,  4M106DJ38 ,  4M106DJ40
引用特許:
審査官引用 (7件)
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