特許
J-GLOBAL ID：200903018115611188

半導体装置,及びその製造方法

発明者：
竹見 政義

竹見 政義 について

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木村 達也

木村 達也 について

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鈴木 大輔

鈴木 大輔 について

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芝 哲夫

芝 哲夫 について

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柴田 公隆

柴田 公隆 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-062413
公開番号（公開出願番号）：特開平9-237940
出願日： 1996年03月19日
公開日（公表日）： 1997年09月09日
要約：
【要約】【課題】 p型InP基板上にドライエッチングにより形成されたメサ構造とこれを埋め込む良好な埋込成長層とを有する半導体装置,及びその製造方法を得る。【解決手段】 ドライエッチングによって形成されたメサを、厚さDp のp型InP埋込層6,及びn型InP埋込層(電流ブロック層)7を順次選択成長させて埋め込む際に、p型InP埋込層6表面の(111)B面上にn型InP層7が成長しないように、(001)面上に形成されたこのn型InP層7の層厚Dを、D≦Dn とする。ここで、Dn はn型InP埋込層表面の(001)面と(111)B面とが(1/10)面を挟まずに連続するときの層厚Dである。
請求項（抜粋）：
その表面が(001)面であるp型InP基板と、該p型InP基板表面上にエピタキシャル成長させた半導体成長層の,[110]方向に伸びるストライプ状の領域を残すようそれ以外の領域をドライエッチングして形成された、その側面が(1/10)面である,高さHm を有するメサと、該メサの上記(1/10)面からなる側面,及び該メサの側方に残された上記半導体成長層の(001)面からなる上面上にエピタキシャル成長させた層厚がDp であるp型InP埋込層,及び該p型InP埋込層の側面,及び上面上にエピタキシャル成長させたn型InP埋込層を含む埋込成長層とを備えた半導体装置において、(111)B面と(001)面とのなす角をθ111 、(1/10)面,及び(001)面上での上記n型InP埋込層の成長レートをそれぞれRg (1/10),及びRg (001)とし、角度θを tanθ=Rg (1/10)/Rg (001) で決まる角度とし、Dn を【数1】と定義したとき、上記(001)面上に成長した上記n型InP埋込層の層厚Dが、D≦Dnを満たすことを特徴とする半導体装置。
IPC (2件)：
H01S 3/18 ,  H01L 21/20
FI (2件)：
H01S 3/18 ,  H01L 21/20
引用特許：
審査官引用 (4件)
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