特許

J-GLOBAL ID：200903018710304841

半導体記憶装置

発明者： 桜井 清威 ,  橘川 五郎
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-220306
公開番号（公開出願番号）：特開平11-066840
出願日： 1997年08月15日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 メモリセルアレーの遠端側での信号立ち下げ遅延を防ぎ、3値制御によるシェアドセンスアンプ方式の利点を維持しながら、その低電力化および高速化を図ることができる半導体記憶装置を提供する。【解決手段】 階層形ワード線構成、多分割ビット線構成を用いた64Mビットあるいは256MビットDRAMであって、メインローデコーダ領域、メインワードドライバ領域、カラムデコーダ領域、周辺回路/ボンディングパッド領域、メモリセルアレー、センスアンプ領域、サブワードドライバ領域、交差領域などが半導体チップ上に形成され、放電用ドライバは、単純なNMOSトランジスタMN31〜33,41〜43がそれぞれ交差領域IS11〜13,21〜23に分散して配置され、このNMOSトランジスタで放電動作を行うことでシェアドセンスアンプ分離信号線SHR1,2の信号立ち下げが速くできる。

請求項（抜粋）：

隣接するメモリセルアレーでセンスアンプを共有するシェアドセンスアンプ方式で、前記2つのメモリセルアレーと前記センスアンプとの間に各々カットMOSトランジスタが接続され、このカットMOSトランジスタのゲートを制御するシェアドセンスアンプ分離信号線について、その充電を多数のアレーで共通にアレー外に設けた集中回路で制御し、かつ放電をアレー間に設けた分散回路で制御することを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242

FI (5件)：

G11C 11/34 362 H ,  G11C 11/34 362 B ,  G11C 11/34 371 K ,  H01L 27/10 681 E ,  H01L 27/10 681 G

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-146601   出願人：三菱電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-010527   出願人：日本電気株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-312991   出願人：株式会社東芝