特許
J-GLOBAL ID：200903019524470010

ダイナミック型半導体記憶装置、及び、半導体集積回路装置

発明者：
高 瀬 覚

高 瀬 覚 について

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原 毅 彦

原 毅 彦 について

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中 川 薫

中 川 薫 について

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小 柳 勝

小 柳 勝 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-066263
公開番号（公開出願番号）：特開2000-353383
出願日： 2000年03月10日
公開日（公表日）： 2000年12月19日
要約：
【要約】【課題】 動作制約の発生確率を低減して、高速動作を可能にすると共に、システムパフォマンス向上を図った非独立バンク方式のDRAMを提供する。【解決手段】 それぞれ複数のサブアレイにより構成される複数のパンクを有し、異なるバンクのサブアレイの間で共有されるセンスアンプ回路を有するDRAMにおいて、データ読み出し又は書込みのために前記名バンク内の選択されたサブアレイを活性化するロウアクセスモードを有し、前記名バンク内の複数のサブアレイを同一タイミングで活性化してメモリセルデータをリフレッシュするリフレッシュモードを有し、且つ前記リフレッシュモードにおいて1バンク内で同一タイミングで活性化されるサブアレイの数が前記ロウアクセスモードにおいて1バンク内で活性化されるサブアレイの数より多い。
請求項（抜粋）：
複数のサブアレイにより構成される複数のバンクと、異なるバンクのサブアレイの間で共有されるセンスアンプ回路とを有する、メモリセルアレイと、データ読み出し又は書込みのために前記各バンク内の選択されたサブアレイを活性化するロウアクセスモードと、前記各バンク内の複数のサブアレイを同一タイミングで活性化してメモリセルデータをリフレッシュするリフレッシュモードとを有し、前記リフレッシュモードにおいて1バンク内で同一タイミングで活性化されるサブアレイの数の方が、前記ロウアクセスモードにおいて1バンク内で活性化されるサブアレイの数より多い、制御回路と、を備えることを特徴とするダイナミック型半導体記憶装置。
IPC (2件)：
G11C 11/406 ,  G06F 12/00 550
FI (2件)：
G11C 11/34 363 K ,  G06F 12/00 550 B
Fターム (11件)：
5B024AA09 ,  5B024AA15 ,  5B024BA10 ,  5B024BA13 ,  5B024BA18 ,  5B024BA29 ,  5B024CA16 ,  5B024CA27 ,  5B024DA10 ,  5B024DA20 ,  5B060CA10
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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