特許

J-GLOBAL ID：200903019587170378

バスインタフェース試験方法およびその処理プログラムを記録した記録媒体

発明者： 増田 悦夫 ,  清水 浩一 ,  村上 孝夫 ,  西井 浩士 ,  平野 裕一 ,  田原 保
出願人/特許権者： 日本電信電話株式会社 ,  日本電気株式会社 ,  株式会社日立製作所 ,  富士通株式会社 ,  沖電気工業株式会社
代理人 (1件)： 磯村 雅俊 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-222458
公開番号（公開出願番号）：特開平11-065879
出願日： 1997年08月19日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 バスインタフェース部のバスドライバ素子やバスレシーバ素子の故障を確実に検出することができない。【解決手段】 バスインタフェース試験対象の信号線が奇数であれば、従来の試験に用いていた「ライト(書き込み)」(ステップ101)と「リード(読み出し)」(103)を、例えばオール「1」とオール「0」のようにそれぞれ逆のパターンを切替えて行い(100,200)、パリティチェックを行う(102,104)ことにより、バスインタフェース部のドライバ素子とレシーバ素子の1ビットスタック故障を検出する。試験対象の信号線が偶数であれば、二つのパターンと逆のパリティ値となる第3のパターンを用いる(300)。また、それぞれのパターンでの書き込み時のパターンと読み出し時のパターンとを照合し(105,106)、パリティエラー以外の不具合も検出する。

請求項（抜粋）：

パリティチェック機能を有するバスに接続された装置のバスインタフェースを試験するバスインタフェース試験方法であって、任意の奇数桁のビットパターンの第1のデータの上記装置の記憶手段への書き込みと読み出し、および、該書き込みと読み出しでのパリティチェックを行なう第1のステップと、上記第1のデータと逆のビットパターンの第2のデータの上記記憶手段への書き込みと読み出し、および、該書き込みと読み出しでのパリティチェックを行なう第2のステップとを少なくとも含み、上記装置のバスドライバ素子とバスレシーバ素子の1ビットスタック故障の検出を行なうことを特徴とするバスインタフェース試験方法。

IPC (2件)：

G06F 11/22 370 ,  G06F 3/00

FI (2件)：

G06F 11/22 370 E ,  G06F 3/00 H

引用特許：

出願人引用 (4件)

• 通信インタフェースの障害切り分け方式
  公報種別：公開公報   出願番号：特願平3-348402   出願人：茨城日本電気株式会社
• メモリ診断方式
  公報種別：公開公報   出願番号：特願平3-161309   出願人：富士通株式会社
• LSIテスタ
  公報種別：公開公報   出願番号：特願平6-337294   出願人：株式会社日立製作所, 日立コンピュータエンジニアリング株式会社
• チャネル装置
  公報種別：公開公報   出願番号：特願平4-146113   出願人：日本電気エンジニアリング株式会社

審査官引用 (3件)

• 通信インタフェースの障害切り分け方式
  公報種別：公開公報   出願番号：特願平3-348402   出願人：茨城日本電気株式会社
• メモリ診断方式
  公報種別：公開公報   出願番号：特願平3-161309   出願人：富士通株式会社
• LSIテスタ
  公報種別：公開公報   出願番号：特願平6-337294   出願人：株式会社日立製作所, 日立コンピュータエンジニアリング株式会社