特許
J-GLOBAL ID：200903020024035596

誘電体メモリの製造方法

発明者：
金井 秀之

金井 秀之 について

, 
山下 洋八

山下 洋八 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平10-133153
公開番号（公開出願番号）：特開平11-330389
出願日： 1998年05月15日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 DRAMやFRAMなどの誘電体メモリにおいて、例えばセルサイズを50μm 角以下とするような場合においても、誘電体膜のウエハ面内での電気的特性の均一性を高め、信頼性に優れる誘電体メモリを高歩留りで作製することを可能にする。【解決手段】 基板上1に、XRuO3 (X:Ca、SrおよびBaから選ばれる少なくとも 1種)膜や(La0.5 Sr0.5 )CoO3 膜からなる下部電極2を、ゾルゲル法、MOD法、水熱合成法などの液相を用いた成膜方法を適用して形成する。この下部電極2上に、ペロブスカイト構造を有する酸化物からなる誘電体膜4を同様に液相を用いて成膜し、この誘電体膜4上に上部電極5を成膜する。
請求項（抜粋）：
基板上に、XRuO3 (ただし、XはCa、SrおよびBaから選ばれる少なくとも 1種の元素を示す)および(La0.5 Sr0.5 )CoO3 から選ばれる少なくとも 1種の導電性酸化物を用いた下部電極を、液相を用いることにより成膜する工程と、前記下部電極上に誘電体膜を成膜する工程とを具備することを特徴とする誘電体メモリの製造方法。
IPC (4件)：
H01L 27/10 451 ,  H01B 1/08 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 451 ,  H01B 1/08 ,  H01L 27/10 651
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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