特許
J-GLOBAL ID：200903020025012450

情報処理装置及び情報処理装置のエラー情報保持方法

発明者：
渡部 晋司

渡部 晋司 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 開口 宗昭
公報種別：公開公報
出願番号（国際出願番号）：特願2000-285911
公開番号（公開出願番号）：特開2002-100979
出願日： 2000年09月20日
公開日（公表日）： 2002年04月05日
要約：
【要約】【課題】電源オフまたは、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなくエラー情報を読み出すことが可能であり、さらにエラー原因の特定を容易にすることを可能とする情報処理装置及び情報処理装置のエラー情報保持方法を提供する。【解決手段】FPGAと、FPGAの論理回路構成を記憶すると共に、装置内部又は外部とのインターフェイスで発生するエラーの詳細を示すエラーステータス情報を記憶する不揮発性メモリと、前記不揮発性メモリから前記FPGAの論理を構成するためのプログラムを読み出すCONFIG制御部と、前記エラーステータス情報を前記不揮発性メモリに書き込むエラー情報アクセス制御部と、前記CONFIG制御部と前記エラー情報アクセス制御部とからの、前記不揮発性メモリに対するアドレス及び制御信号を選択する選択回路と、を設けてなることを特徴とする。
請求項（抜粋）：
FPGA(フィールドプログラマブルゲートアレイ)と、係るFPGAの論理回路構成を記憶すると共に、装置内部又は外部とのインターフェイスで発生するエラーの詳細を示すエラーステータス情報を記憶する不揮発性メモリと、前記不揮発性メモリから前記FPGAの論理を構成するためのプログラムを読み出すCONFIG制御部と、前記エラーステータス情報を前記不揮発性メモリに書き込むエラー情報アクセス制御部と、前記CONFIG制御部と前記エラー情報アクセス制御部とからの、前記不揮発性メモリに対するアドレス及び制御信号を選択する選択回路と、を設けてなることを特徴とする情報処理装置。
IPC (3件)：
H03K 19/173 ,  G06F 13/00 301 ,  G06F 13/00
FI (3件)：
H03K 19/173 ,  G06F 13/00 301 A ,  G06F 13/00 301 C
Fターム (11件)：
5B083AA08 ,  5B083BB01 ,  5B083CC10 ,  5B083CE02 ,  5B083EE11 ,  5J042AA10 ,  5J042BA01 ,  5J042BA04 ,  5J042CA20 ,  5J042DA00 ,  5J042DA05
引用特許：
出願人引用 (6件)
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