不揮発性半導体メモリ装置及びそれの消去、プログラム及びコピーバックプログラム方法

発明者：
出願人/特許権者：
代理人 (1件)：大塚康徳 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-002229
公開番号（公開出願番号）：特開2003-233995
出願日： 2003年01月08日
公開日（公表日）： 2003年08月22日
要約：

【要約】【課題】NANDフラッシュメモリ装置及びそれの消去、プログラム、及びコピーバックプログラム方法を提供する。【解決手段】本発明によるNANDフラッシュメモリ装置は、第1ラッチと第2ラッチを有するページバッファにプログラムデータをローディングするデータローディング回路を含む。プログラムデータをローディングする間、データローディング回路は入力されるプログラムデータが欠陥列に対応する場合は、予め格納された欠陥列アドレス情報を利用して前記欠陥列に対応するページバッファに入力プログラムデータに代えてパスデータをローディングする。このようなデータローディング方式によると、欠陥列のデータがプログラム検証結果に影響を及ぼさないように、ヒューズを使わず、プログラム検証のためのパス/フェイルチェック回路を実現することが可能である。

請求項（抜粋）：

複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを具備したメインセルアレイを含み、プログラム、読み出し、コピーバックプログラム及び消去モードを有する不揮発性半導体メモリ装置において、前記各モードでクロック信号を発生するクロック発生回路と、前記クロック信号に同期して列アドレスを順次に発生するアドレス発生回路と、前記複数の列に各々対応する複数のページバッファを含むページバッファ回路であって各ページバッファが第1ラッチと第2ラッチを具備するように構成されたページバッファ回路と、前記列アドレスに応答して前記ページバッファのうち一部を選択し、前記選択されたページバッファを対応するデータラインと各々連結する列選択回路と、外部からのプログラムデータビットを入力し、前記入力されたプログラムデータビットを前記選択されたページバッファ内の第2ラッチにロードするデータローディング回路と、前記アドレス発生回路からの列アドレスに応答して前記データローディング回路を制御する制御手段とを備え、前記制御手段は、前記プログラムモードの間において前記アドレス発生回路からの列アドレスが欠陥列を指定するアドレスである場合に、前記入力されたプログラムデータビットのうち前記欠陥列に対応するプログラムデータビットに代えて、パスデータビットが前記欠陥列に連結された選択ページバッファの第2ラッチにロードされるように、前記データローディング回路を制御することを特徴とする不揮発性半導体メモリ装置。

IPC (2件)：

G11C 16/02 , G11C 16/06

FI (6件)：

G11C 17/00 611 A , G11C 17/00 611 G , G11C 17/00 612 B , G11C 17/00 613 , G11C 17/00 639 B , G11C 17/00 634 G

Fターム (5件)：

5B025AD01 , 5B025AD04 , 5B025AD05 , 5B025AD08 , 5B025AE09

引用特許：

出願人引用 (9件)

米国特許第5,709,458号公報
米国特許第5,761,132号公報
米国特許第5,712,818号公報

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