特許
J-GLOBAL ID：200903020707471804

PLL回路及び位相誤差検出方法

発明者：
福田 伸一

福田 伸一 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-243899
公開番号（公開出願番号）：特開2001-068998
出願日： 1999年08月30日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】 パーシャルレスポンス(1,0,-1)の3値等化波形の入力信号に対応したPLL回路において、正しい位相引き込みを確実にできるようにする。【解決手段】 クロック信号を基準として入力信号をサンプリングすることにより得られるデータ列のうち、i-1番目のサンプリングデータをBi-1、i番目のサンプリングデータをBiとする。また、サンプリングデータから3値のデータ列を仮判定することにより得られるデータ列のうち、i-1番目の仮判定データをDi-1、i番目の仮判定データをDiとする。そして、仮判定されたデータ列が(0,1,0,-1)の繰り返しを含み、i番目の仮判定データDiが上記繰り返しの一部になっている場合には、位相誤差検出を行わず、その他の場合には、入力信号とクロック信号との位相誤差θiを下記式(1)により求める。θi=Bi×Di-1-Bi-1×Di ・・・(1)
請求項（抜粋）：
パーシャルレスポンス(1,0,-1)の3値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するPLL回路であって、入力信号サンプリング用のクロック信号を発振するクロック信号発振手段と、上記クロック信号発振手段からのクロック信号を基準として入力信号をサンプリングするサンプリング手段と、上記サンプリング手段によりサンプリングされたデータから3値のデータ列を仮判定する仮判定手段と、入力信号とクロック信号との位相誤差を検出し、当該位相誤差を上記クロック信号発振手段にフィードバックしてクロック信号の位相を制御する位相制御手段とを備え、上記サンプリング手段によりサンプリングされたデータ列のうち、i-1番目のサンプリングデータをBi-1、i番目のサンプリングデータをBiとするとともに、上記仮判定手段により仮判定されたデータ列のうち、i-1番目の仮判定データをDi-1、i番目の仮判定データをDiとしたとき、上記位相制御手段は、上記仮判定手段により仮判定されたデータ列が(0,1,0,-1)の繰り返しを含み、i番目の仮判定データDiが上記繰り返しの一部になっていると判断した場合には、i番目のサンプリングデータ及び仮判定データに対応した位相誤差θiを0とするか、或いは位相誤差検出を行わず、その他の場合には、i番目のサンプリングデータ及び仮判定データに対応した位相誤差θiを下記式(1)により求めることθi=Bi×Di-1-Bi-1×Di ・・・(1)を特徴とするPLL回路。
IPC (2件)：
H03L 7/08 ,  G11B 20/14 351
FI (3件)：
H03L 7/08 M ,  G11B 20/14 351 A ,  H03L 7/08 G
Fターム (16件)：
5D044BC01 ,  5D044CC03 ,  5D044FG01 ,  5D044FG09 ,  5D044GL02 ,  5D044GL31 ,  5D044GM12 ,  5J106AA04 ,  5J106BB03 ,  5J106CC01 ,  5J106CC21 ,  5J106CC41 ,  5J106DD36 ,  5J106FF02 ,  5J106FF06 ,  5J106KK29
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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