特許
J-GLOBAL ID：200903020769697566
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-083708
公開番号（公開出願番号）：特開平11-144482
出願日： 1998年03月30日
公開日（公表日）： 1999年05月28日
要約：
【要約】【課題】 BGO領域とメインメモリ領域の容量比を任意に変えることが可能な不揮発性半導体記憶装置を提供する。【解決手段】 各列に対応して読出用ビット線RBLおよび書込用ビット線WBLを設ける。ウェル電圧VWおよびソース線SLの電圧をサブブロックBLKごとに制御可能とする。これにより、あるサブブロックBLKでデータの読出を行なうと同時に、他のサブブロックBLKでデータの書込/消去を行なうことができる。
請求項（抜粋）：
データの読出とデータの書込/消去を並列に行なうバックグラウンドオペレーションモードを有する不揮発性半導体記憶装置であって、行列状に配列され、各行が固有のウェル内に形成された複数のメモリセル、各行に対応して設けられ、対応のメモリセルの制御ゲートに接続されたワード線、各行に対応して設けられ、対応のメモリセルの第1の導通ノードに接続された電圧制御線、各列に対応して設けられ、対応のメモリセルのデータの読出を行なうための読出用ビット線、各列に対応して設けられ、対応のメモリセルのデータの書込を行なうための書込用ビット線、アドレス信号に従って、前記データの読出を行なうべきメモリセルと、そのメモリセルが属する行と異なる行の前記データの書込/消去を行なうべきメモリセルとを選択する選択手段、前記選択手段によって選択された前記データの読出を行なうべきメモリセルの第2の導通ノードを対応の読出用ビット線に接続する第1の接続手段、前記選択手段によって選択された前記データの書込を行なうべきメモリセルの第2の導通ノードを対応の書込用ビット線に接続する第2の接続手段、および前記バックグラウンドオペレーションモードを実行するモード実行手段を備える、不揮発性半導体記憶装置。
FI (3件)：
G11C 17/00 601 T
, G11C 17/00 611 A
, G11C 17/00 613
